JP2008541257A - エラー注入によるアタックに対してメモリを保護する装置 - Google Patents
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Abstract
Description
-メモリ内のデータを読み取るステップと、
-メモリに格納された基準データを読み取るステップと、
-読み取った基準データを期待値と比較するステップと、
-読み取った基準データが期待値と異なる場合、読取りエラーを信号で知らせるステップとを含む。
-読み取るべきデータの受信アドレスに対応するワード線を選択するステップと、
-選択したワード線のメモリセルを読み取るステップと、
-読み取ったメモリセルの内容をメモリの出力データバスに印加するステップと、
-基準データのアドレスに対応するワード線を選択するステップと、
-選択したワード線のメモリセルを読み取り、基準データを読み取るステップと、
-読み取ったメモリセルの内容をそれぞれの期待値と比較するステップと、
-読み取ったデータが期待値と異なる場合、メモリをエラーモードにするステップとを含む。
-メモリ内のデータを読み取るコマンドに続いて、メモリ内のデータおよび基準データを読み取る手段と、
-読み取った基準データを期待値と比較する手段と、
-読み取った基準データが期待値と異なる場合、エラー信号を生成する手段とを備える。
-行として配列されたワード線と、ビットの列として配列されたビット線とに接続されたメモリセルと、
-ワード線に接続され、読み取るべきデータの受信アドレスに対応するワード線を選択する行デコーダと、
-メモリ内のワードを読み取る段階中に、基準データを含むメモリセルが接続されるワード線を選択し、選択したメモリセルの読取りをトリガする手段と、
-読み取ったメモリセルの内容をそれぞれの期待値と比較する手段であって、基準ワード線のメモリセルの内容がそれぞれの期待値と異なる場合、エラー信号がエラー信号出力上に送られる手段とを備える。
BL(j,k) ビット線
CDEC 列デコーダ
CTL 制御回路
DB バス
ER 出力
MA メモリアレイ
MB 多重化バス
MC(i,j,k) メモリセル
OG ORゲート
REG レジスタ
RDEC ワード線デコーダ
SA(j) センス増幅器
TS(k) kランクワード列選択トランジスタ
WL(i) ワード線
XG(j) 排他的論理和ゲート
Claims (12)
- メモリ(1)内のデータの読取り中に読取りエラーを検出する方法であって、前記メモリ内のデータ(Data(i,k))を読み取る段階が、
前記メモリ内の前記データを読み取る段階と、
前記メモリに格納された基準データ(Data(ref,k))を読み取る段階と、
読み取った前記基準データを期待値(REG)と比較する段階と、
読み取った前記基準データが前記期待値と異なる場合、読取りエラーを信号で知らせる段階と
を含むことを特徴とする方法。 - 前記メモリ(1)内の読み取るべきデータの読取りの直後に前記基準データ(Data(ref,k))が読み取られる請求項1に記載の方法。
- 前記メモリ(1)内の読み取るべきデータの読取りに続くクロックサイクル中に前記基準データが読み取られる請求項1または2に記載の方法。
- 前記メモリ(1)内の読み取るべきデータの読取りと同一のクロックサイクル中に前記基準データが読み取られる請求項1または2に記載の方法。
- 前記メモリ(1)が、行として配列されたワード線(WL(i))と、ビットの列として配列されたビット線(BL(j,k))とに接続されたメモリセル(MC(i,j,k))を含み、前記ワード線が行デコーダ(RDEC)に接続され、前記ビット線がセンス増幅器(SA(j))にリンクされ、前記メモリ内のデータを読み取る前記段階が、
読み取るべきデータの受信アドレスに対応するワード線(WL(i))を選択する段階と、
前記選択したワード線のメモリセル(MC(i,j,k))を読み取る段階と、
読み取った前記メモリセルの内容を前記メモリの出力データバス(DB)に印加する段階と、
前記基準データのアドレスに対応するワード線(WL(ref))を選択する段階と、
前記選択したワード線のメモリセル(MC(ref,j,k))を読み取り、前記基準データ(Data(ref,k))を読み取る段階と、
読み取った前記メモリセルの内容をそれぞれの期待値と比較する段階と、
読み取った前記データが前記期待値と異なる場合、前記メモリをエラーモードにする段階と
を含む請求項1から4に記載の方法。 - 前記メモリ(1)がエラーモードでエラー信号(ER)を送る請求項1から5の一項に記載の方法。
- メモリ内のデータを読み取るコマンドに続いて、前記メモリ内の前記データおよび基準データを読み取る手段と、
読み取った前記基準データを期待値(REG)と比較する手段(XG(j))と、
読み取った前記基準データが前記期待値と異なる場合、エラー信号(ER)を生成する手段(OG)と
を備えることを特徴とする読取りセキュアメモリ(1)。 - 前記データおよび前記基準データの読取りが、同一のクロックサイクル中に実施される請求項7に記載のメモリ(1)。
- 前記データおよび前記基準データの読取りが、2つの連続するクロックサイクル中に実施される請求項7に記載のメモリ(1)。
- 行として配列されたワード線(WL(i))と、ビットの列として配列されたビット線(BL(j,k))とに接続されたメモリセル(MC(i,j,k))と、
前記ワード線に接続され、読み取るべきデータの受信アドレスに対応するワード線を選択する行デコーダ(RDEC)と、
前記メモリ内のワード(Data(i,k))を読み取る段階中に、基準データ(Data(ref,k))を含むメモリセル(MC(ref,j,k))が接続されるワード線(WL(ref))を選択し、前記選択したメモリセルの読取りをトリガする手段(CTL)と、
読み取った前記メモリセルの内容をそれぞれの期待値と比較する手段(XG(j))であって、前記基準ワード線のメモリセルの内容がそれぞれの期待値と異なる場合、前記エラー信号がエラー信号出力(ER)上に送られる手段と
を備える請求項7から9の一項に記載のメモリ(1)。 - 前記メモリセルがメモリアレイ(MA)として配設され、前記基準ワード線(WL(ref))が、前記ビット線(BL(j,k))とセンス増幅器(SA(j))との間のリンクと反対側のメモリアレイの1辺上に配置される請求項10に記載のメモリ(1)。
- 読み取るべきデータの受信アドレスに対応するワードを形成するビット線(BL(j,k))のグループを選択する列デコーダ(CDEC)を備え、基準データ(Data(ref,k))が格納される前記ワード線(WL(ref))のメモリセル(MC(ref,j,k))が、ビット線の各グループに前記基準データを保存する請求項10または11に記載のメモリ(1)。
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