JP2008520985A - 制御装置における加速度センサ - Google Patents

Abstract

加速度を特徴付けている信号を、制御装置にあるプロセッサ（１２）に伝送するための論理部を備えている、乗員保護手段をドライブ制御するための、制御装置における加速度センサが提案される。論理部は加速度センサの信号を検査するように構成されており、ここで出力段は該検査に依存してイネーブル化される。

Description

従来技術
本発明は、独立請求項の上位概念に記載の制御装置における加速度センサから出発している。

ＷＯ０２／４２１２３Ａ１から、拘束手段をドライブ制御するために使用される制御装置が公知である。内部および外部のセンサのセンサ値は安全性スイッチによりその有効性ついて検査されて、それからこの有効性検査に依存して時限段を介して出力段がイネーブル化されるようになっている。

発明の利点
これに対して独立請求項の特徴部分に記載の構成を有する本発明の制御装置における加速度センサは、センサ値の有効性検査が制御装置における加速度センサに組み込まれているという利点を有している。従ってこのアプリケーションは、外部のセンサが使用されないとき殊に有利である。これにより本発明は、殊に中央に配置されている加速度センサによりドライブ制御される数個の点火回路を有している簡単な拘束システムに適している。加速度センサはセンサ値をプロセッサに伝送するための論理部を使用している。その際プロセッサは制御装置においてトリガアルゴリズムを計算する。この論理部は付加的に、出力段に接続されている。このことは、この有効性テストに依存して出力段がイネーブル化されるかまたはディスネーブル化されるようにするために必要である。比較的簡単な構成にも拘わらず、本発明の加速度センサを備えた制御装置は高い安全性を有している。

従属請求項に記載の手段および発展形態により、独立請求に記載の、制御装置における加速度センサの有利な改良形態が可能である。

論理部が加速度信号を固定のしきい値を用いてその有効性について検査すると、特別有利である。ここでは異なった方向において測定されるとき、１つまたは２つの加速度が扱われるので、このために２つの固定のしきい値を使用することができるかまたは走行方向だけがセンシングされるとき、１つだけの固定のしきい値を使用するようにしてもよい。

更に、論理部が出力段と、１つの線路がプラス（正電位）側出力段に通じておりかつ別の、これとは無関係な線路がマイナス（負電位）側の出力段に通じているように接続されていると有利である。これにより、出力段を異なってイネーブル化しかつ相互に別個にテストすることが可能である。

更に、論理部が出力段を検査に依存して予め定めた時間だけイネーブル化すると有利である。すなわち、論理部はモノフロップのような時限素子を有していて、イネーブル化もしくはディスネーブル化が予め定めた時間の間だけ実施される。これにより、出力段がイネーブル化される場合、トリガ発生時に準備状態にあるためには十分でなければならない長い時間の間イネーブル化されず、短い時間の間しかイネーブル化されないことが妨げられる。

更に、加速度センサが自己テストに依存しても複数の出力段または少なくとも１つの出力段をイネーブル化すると有利である。センサが自己テストの際にエラーが発生していることを検出すると、このために少なくとも１つの出力段はただちに阻止されるようにしなければならない。これにより系全体の安全性は著しく高められることになる。

制御装置の監視を更に一段と簡単化するために、論理部に、プロセッサの１つの検査のための１つの機能または複数の機能も組み込まれる。すなわち、加速度センサ自体が、センサデータを評価するプロセッサをテストすると言うことである。ここではこのためにウオッチドッグが使用される。殊に２つのウオッチドッグが使用されて、一方においてプロセッサのオペレーションシステムのリアルタイムレベルがテストされ、他方においてバックグラウンドレベルがテストされる。その際リアルタイムレベルに対しては短い応答時間を有するウオッチドッグタイマーが使用されかつバックグラウンドレベルに対しては著しく長い応答時間を有するウオッチドッグタイマーが使用される。ウオッチドッグとはここでは、ウオッチドッグがプロセッサにより連続的に操作されて、プログラムの流れに関してプロセッサの機能性が証明されるようになっているものである。すなわち、予め定めた時間間隔においてプロセッサはウオッチドッグに信号を伝送しなければならず、このことが欠落すると、ウオッチドッグはプロセッサのエラーを指示する。このテストに依存しても、加速度センサからプラス側およびマイナス側出力段に通じている２つの線路を介する出力段のディスネーブル化もしくはイネーブル化が実施される。

更に、論理部が加速度センサのケーシングに配置されていても有利である、この場合一体構造が生じる。これにより加速度センサは論理部により容易に取り扱い可能でありかつ制御装置に容易に組み込み可能でもある。

図面
本発明の実施例が図面に示されており、以下詳細に説明する。

その際：図１は制御装置のブロック線図でありかつ図２は加速度センサのブロック線図である。

実施例の説明
有効なセンサ信号が存在しておりかつプロセッサの機能がウオッチドッグにより証明されているときにだけ、拘束システムの制御装置における出力段をイネーブル化する別個のハードウェアパスを設けることは既に提案されている。例えばフロントエアバッグおよびベルトテンショナーだけを有しているミニマルシステムに対して、これらの機能を加速度センサ自体に、その場合加速度センサの論理部に組み込むことが提案される。これにより、コスト面で有利であるが同時に非常に安全でもある拘束システムが実現される。センサデータの有効性は簡単なしきい値比較により、例えばコンパレータを用いて実現される。ウオッチドッグ機能は、プロセッサによって規則的に操作されなければならないウオッチドッグタイマーによって実現される。

ここに説明する本発明において、制御装置における中央センサは論理部を有しており、この論理部が出力段がイネーブル化されるように線路の特性を設定する。これによりセンサ信号を別個のモジュールで別個に評価する必要はなくなり、従って著しいコストを節約することになる。

普通は、マイクロメカニカルセンサエレメント、例えばフィンガ構造が加速により変位する。この変位は容量的な方法により測定されかつ引き続いてＡ／Ｄ変換器においてデジタル化される。センサは更に、プロセッサ、有利にはマイクロコントローラからの命令を解釈しかつ加速度センサにおける内部シーケンスを制御する論理部を含んでいる。例えば加速度センサによるリード・データ命令の送出により加速度データが使用できるようになる。データパケットは通例１６ビット幅でかつ次の情報を含んでいる：
− １０ビットのセンサデータ
− ３ビットのセンサ形式識別符号
− １ビットの、実行中のセンサテストの識別符号
− １ビットの、センサの上手くいくプログラミングの識別符号
− １ビットの、エラーのあるＳＰＩ（Serial Peripherial Interface）伝送の識別符号。

論理部は今や、センサ信号の有効性およびプロセッサの機能性を検査するための機能を加速度センサに組み込むために、１つのしきい値比較器および２つのウオッチドッグタイマーだけ拡張される。

センサデータが読み出されるとその結果はその都度しきい値と比較される。ここで１つの固定のしきい値だけが可能である。というのは１つの固定のセンサだけが考察されるからでもある。このセンサが異なった方向においてセンシングすることができるまたはこのセンサが複数のセンサエレメントであるならば、相応の数のしきい値が必要である。センサデータが対称的なしきい値を上回ると、ハイサイドへの、すなわちプラス側出力段への線路は再トリガ可能なモノフロップによって所定の時間の間「イネーブル」にセットされる。しきい値に対する値も、イネーブル時間も実験によって予め定められている。

マイナス側出力段に通じている線路はセンサテストビットに直接接続される。センサテストが実施されるとき、センサは、イネーブルしきい値を上回るテストデータを送信する。同時にテストビット（ＴＥＳＴ）がセットされかつこれによりマイナス側出力段に通じている線路もセットされる。マイナス側出力段は以下にＤＩＳ＿ＡＬＰと表され、一方プラス側出力段への線路はＤＩＳ＿ＡＨＰと表される。

２つのウオッチドッグタイマーはタイムベースとしてセンサ内部の周波数を使用する。タイマーを結合するための別個のコマンドに代わって、このことが自動的に行われるようにすることもできる。リアルタイムレベルにおいて例えばリード・データ・コマンドは、高速のタイマーを操作するために使用されかつ緩慢なバックグラウンドレベルにおいてリード・ＡＳＩＣ・ＩＤ・コマンドが使用される。

図１において本発明のセンサを備えている拘束手段をドライブ制御するための制御装置の構成が図示されている。加速度センサ１０は、ここではシリアル・ペリフェリアル・インタフェースである双方向線路１１を介してマイクロコントローラ１２に接続されている。シリアル・ペリフェリアル・インタフェース１１は複数の線路を有しており、その際１つの線路はセンサ１０からマイクロコントローラ１２へのデータ伝送のために設けられておりかつ別の線路はマイクロコントローラ１２からセンサ１０へのデータ伝送のために設けられている。ＳＰＩインタフェースの別の線路はチップ・セレクト線路、すなわちモジュールの選択もしくは起動およびクロックに関連している。加速度センサ１０はここでは異なった空間方向での複数のセンシングエレメントを有していることができる。ＳＰＩ線路１１を介してセンサ１０は測定されたセンサデータをマイクロコントローラ１２に伝送する。マイクロコントローラはこれらセンサデータに依存してアルゴリズムを計算し、その際このアルゴリズムの結果に依存して拘束手段がドライブ制御される。このためにマイクロコントローラ１２は別のＳＰＩ線路１３を介して、ここではＦＬＩＣと表されている点火回路ドライブ制御部１４に接続されている。つまりＳＰＩ線路１３を介して点火命令が伝送される。スイッチ１８を介してマイクロコントローラ１２、ひいては制御装置がスイッチインされる。すなわちここではそれは点火キーのシンボリック表示で示されている。センサ１０は、ＤＩＳ＿ＡＬＰと表される出力線路１６を介してＦＬＩＣ１４に接続されている。第２の線路を介してセンサ１０は別個にＦＬＩＣ１４に接続されている。線路１６はマイナス側出力段のイネーブル化のために用いられ、一方線路１７はプラス側出力段のイネーブル化のために用いられる。ここではＦＬＩＣ１４に点火エレメント１５がシンボリックに示されているにすぎないが、点火エレメントはトリガ発生時に高い点火電流が供給されて、エアバックまたはベルトテンショナーをトリガするパイロ技術的リアクションが引き起こされるようにする。

センサ１０は上で説明したウオッチドッグ機能をＳＰＩ線路１１を介して実施し、すなわちマイクロコントローラ１２はセンサ１０のウオッチドッグタイマーを線路１１を介して操作しなければならない。このことが行われるべきでなければ、例えばセンサ１０はそのウオッチドッグタイマーおよび線路１９を介してマイクロコントローラ１２をリセット状態に移行させかつ同時に線路１６および１７を介して出力段をディスネーブル化するので、点火エレメント１５の制御されないトリガがプロセッサ１２により行われる可能性はない。その際第１のウオッチドッグタイマーは百ミリ秒毎にドライブ制御されなければならず、このことはオペレーションシステムのいわゆるバックグラウンドレベルに対して考察されており、一方オペレーションシステムのリアルタイムレベルに対してはセンサ１０におけるウオッチドッグタイマーは毎ミリ秒毎にドライブ制御されなければならない。更にスイッチ１８を介するスイッチオンの際にセンサ１０は自己テストを開始する。この自己テストに依存して、点火回路電子装置１４の出力段も線路１６および１７を介してイネーブル化される。

図２には本発明の加速度センサの構成が図示されている。マイクロメカニカルセンサエレメント２０で生じる加速度の容量測定が行われる。すなわち、発生する加速度に依存して、マイクロメカニカルセンサエレメント２０の容量が変化する。この容量変化はＣＵコンバータ２１によってアナログ電圧に変換される。増幅器２２の後で信号は低域フィルタ２３に供給され、該フィルタの出力信号がＡ／Ｄ変換器２５に供給される。それからデジタル化された信号は論理部２６に供給されて引き続き処理される。センサのスイッチオン後に自動的に測定されるオフセットの補償のために、Ｄ／Ａ変換器２４が存在している。該変換器は論理部２５からデジタル入力されかつ相応の出力電圧を出し、これはコンパレータ２２に供給される。こうして測定信号のオフセットは除去される。

論理部２６に命令デコーダおよびシーケンス制御部が含まれている。プロセッサ１２との交信は１６ビット幅を有するＳＰＩインタフェースを介して行われる。データフォーマットは決められておりかつ次のように分割されている：
− １０ビットのセンサデータ
− ３ビットのセンサ識別符号
− １ビットの、モジュールはまだ命令「エンド・オブ・プログラミング」を受け取っていないことに対する指示
− １ビットの、ＴＳＴと称されるセンサテストの指示
− １ビットの、ＴＦＦと称される、ＳＰＩステータスの指示。

細長いボックス２７はこれらデータを示し、その際センサデータは２８で示されかつＴＳＴビットには２９が付されている。センサデータ２７は論理部２６においてコンパレータ２００に供給される。コンパレータ２００においてこれらは予め定めたしきい値と、ここでは２．８Ｇの値と比較されて、センサデータが有効であるか否かが検出される。そうであるかどうかは、モジュール２０４に供給される。このモジュール２０４はモノフロップを含んでおり、これがセンサデータがしきい値を上回っている際に所定の時間の間、線路ＤＩＳ＿ＡＨＰをイネーブル化にセットする。この時間は例えば３２ミリ秒であってよい。イネーブル化時間はＳＰＩ命令の送信によって延長することができる。センサテストビット２９は、線路ＤＩＳ＿ＡＬＰに信号を供給する別のモノフロップ２０５に接続されている。センサテストの間線路ＤＩＳ＿ＡＬＰは阻止され、一方線路ＤＩＳ＿ＡＨＰはセンサテストデータによりイネーブル状態にある。このストラテジーによりプラス側およびマイナス側出力段を相互に無関係にテストすることができる。センサテストデータはプロセッサ１２からセンサ１０に伝送され、一方測定データは線路ＭＩＳＯを介してプロセッサ１２に伝送される。論理部２６にはウオッチドッグタイマー２０１および２９２も設けられている。ウオッチドッグタイマー２０１は命令リードＡＳＩＣ ＩＤ（ＡＳＩＣ ＩＤを読み出す）によって正常時にはプロセッサ１２により１００ミリ秒毎にトリガされ、一方ウオッチドッグタイマー２０２は命令リードデータ（データを読み出す）によってトリガされる。

２つのタイマー２０１もしくは２０２のいずれかにウオッチドッグエラーが発生すると、ステータス線路がセットされて、線路ＤＩＳ＿ＡＨＰも、線路ＤＩＳ＿ＡＬＰも阻止状態にセットされる。このことはそれぞれのパワー・オン・リセット後の状態でもある。２つのウオッチドッグタイマーが正しく操作されると、内部のステータス線路はリセットされる。モノフロップは例えば１秒の時間の間線路にイネーブル信号を有しており、その後これらは通常状態に復帰しかつこのことは線路ＤＩＳ＿ＡＨＰは阻止されていることでありかつ線路ＤＩＳ＿ＡＬＰはイネーブル化されていることである。

制御装置のブロック線図 加速度センサのブロック線図

Claims (10)

1. 加速度を特徴付けている信号を、制御装置にあるプロセッサ（１２）に伝送するための論理部（２６）を備えている、乗員保護手段をドライブ制御するための、制御装置における加速度センサにおいて、論理部（２６）は信号を検査するように構成されており、ここで論理部（２６）は、出力段（１４）が該検査に依存してイネーブル化されるように出力段（１４）に接続されている
   ことを特徴とする加速度センサ。
2. 論理部（２６）が少なくとも１つの固定のしきい値を用いて信号を有効性について検査する
   請求項１記載の加速度センサ。
3. 論理部（２６）は第１の線路（１６）で少なくとも１つのプラス側出力段に接続されかつ第２の線路（１７）で少なくとも１つのマイナス側出力段に接続されていて、出力段（１４）は独立してイネーブル化されるようになっている
   請求項１または２記載の加速度センサ。
4. 論理部（２６）は、該論理部（２６）が出力段（１４）を検査に依存して予め定めた時間の間イネーブル化するように構成されている
   請求項１から３までのいずれか１項記載の加速度センサ。
5. 加速度センサ（１０）は、該加速度センサ（１０）がセルフテストに依存して出力段（１４）をイネーブル化するように構成されている
   請求項１から４までのいずれか１項記載の加速度センサ。
6. 論理部（２６）は付加的にプロセッサ（１２）をテストするように構成されている
   請求項１から５までのいずれか１項記載の加速度センサ。
7. 論理部（２６）はテストのために少なくとも２つのウオッチドッグ（２０１，２０２）を有している
   請求項６記載の加速度センサ。
8. 第１のウオッチドッグ（２０２）はプロセッサ（１２）のオペレーションシステムのリアルタイムレベルをテストするように設定されておりかつ別のウオッチドッグ（２０１）はバックグラウンドレベルをテストするように設定されている
   請求項７記載の加速度センサ。
9. 第１および第２のウオッチドッグはそれぞれタイマーを有している
   請求項８記載の加速度センサ。
10. 論理部（２６）は加速度センサ（１０）のケーシングに配置されている
    請求項１から９までのいずれか１項記載の加速度センサ。

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