JP2008503897A - 位置合わせ処理プロセスの改良された統合を提供する細長い構造物 - Google Patents

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Abstract

位置合わせ処理またはオーバーレイ処理と他の処理との改良された統合について示した。アライメントの基板のような半導体部品は、アライメントマークまたはオーバーレイ特徴物を含む複数の特徴物を有する。ダミー化構造物のような細長い構造物は、アライメント構造物の近傍に使用される。例えば、直線状ダミー化構造物は、アライメント領域内で使用される。アライメント領域では、位置合わせ処理による光が、アライメント構造物および細長い構造物の双方と相互作用する。細長い構造物は、アライメント構造物と同じ層内にあっても、異なる層内にあっても良い。アライメント構造物のコントラストを向上するため、細長い構造物およびアライメントマークは、使用照射モード(明視野、暗視野)に適合するように、相互に対して配向される。

Description

本発明は、位置合わせ処理プロセスの改良された統合を提供する細長い構造物に関する。
集積回路は、一連のパターン化層を形成することにより製造される。集積回路の製造に使用される一つの処理プロセスは、化学機械的研磨(CPM)処理プロセスである。化学機械的研磨処理プロセスは、研磨システムと基板表面(例えばウェハ)の間の化学的および物理的相互作用を用いるプロセスであり、これにより表面の平坦度が向上する。
CMP処理プロセスの一つの関心事は、ウェハの表面全体を均一に研磨し、所望のレベルの平坦度を得ることである。しかしながら、通常、より多くの構造物を有する基板領域は、構造物の少ない領域とは異なる速度で研磨される。
不均一な研磨を抑制するため、「ダミー化」構造と呼ばれる特殊な構造物が添加される。図1には、規則的に配列された四角形状構造物120を含むダミー化格子110を示す。これらの構造物は、均一な構造物密度で提供されるが、これは、実際の回路設計では、必ずしも必要ではない。このダミー化構造物は、CMP処理プロセスの均一性を向上する。例えば、CMP処理プロセスは、ダミー化領域の密度を、その周囲領域により正確に整合させることにより改善される。しかしながら、構造物110がアライメント構造物の近傍で使用される場合、問題が生じる。
通常の場合、アライメント構造物は、既存の層に対する適切な位置を定めるために、リソグラフィーシステムによって提供される平行な配線(ライン)組であり、これにより、既にパターン化された層に対して、適切な空間関係で新たな層がパターン化される。アライメント構造物は、明視野(ビデオ)アライメント方式、または暗視野(回折)アライメント方式のいずれかを使用することによって検出される。これらの方式のいずれかを用いた場合、アライメント構造物の近傍に設置された構造物(ダミー化構造物110など)は、アライメント光と相互作用し、アライメント構造物の適切な検出を妨害する。そのため、通常の場合、アライメント構造物の近傍の領域では、ダミー化構造物が排除される。
本発明では、
1または2以上の半導体部品上に、複数の細長い構造物を形成するステップであって、前記細長い構造物の各々は、対応する長い寸法と対応する短い寸法とを有し、対応する長い寸法は、対応する短い寸法よりも長いところのステップと、
前記1または2以上の半導体部品の少なくとも一つの上に、複数のアライメント構造物を形成するステップであって、前記複数のアライメント構造物は、アライメント領域を定形し、該アライメント領域は、第1の外方アライメント構造物と、第2の外方アライメント構造物とによって平面内に区画され、下側に延伸するところのステップと、
を有し、
前記複数の細長い構造物のうちの少なくとも一つの一部は、前記アライメント領域に含まれることを特徴とする方法が提供される。
また、本発明では、
複数のアライメント構造物を有する1または2以上の半導体部品であって、前記複数のアライメント構造物は、アライメント領域を定形し、該アライメント領域は、現在の層上で、第1の外方アライメント構造物の外側の端部から、第2の外方アライメント構造物の外側の端部にまで延伸しており、前記アライメント領域は、下方に向かって、1または2以上の既存の層にまで延伸しているところの半導体部品と、
前記1または2以上の半導体部品のうちの一つの上に設置された、1または2以上の細長い構造物であって、前記1または2以上の細長い構造物は、少なくとも一部が前記アライメント領域内にあるところの細長い構造物と、
を有する機器が提供される。
各種図面において、同様の素子には同じ参照符号が付されている。
本願に示すシステムおよび技術は、位置合わせ処理プロセスと製作プロセスの改良された組み合わせとすることも可能である。
図2には、正方形状ダミー化構造物220の近傍に設置された、アライメント構造物230A乃至230C(例えば、溝)の一例を示す。アライメント構造物230A乃至230Cは、リソグラフィーシステムの位置合わせに使用されても良く、これにより、適正な空間関係で、連続した層がパターン化される。アライメント構造物230A乃至230Cは、ライン幅がLであり、Lは、約0.1μmから約4μmの範囲、またはそれ以上であり、アライメント構造物230A乃至230Cは、約4乃至約20μmの幅の空間によって分離されている。当然のことながら、多くの他のライン幅および間隔幅が使用されても良い。
位置合わせ処理プロセスでは、1または2以上の測定軸に沿って、光が走査される。光は、構造物230A乃至230Cと相互作用し、検出器で検出される。同様に、アライメント構造物の近傍の他の構造物も、アライメント光と相互作用するため、アライメント構造物の検出は、より難しくなる。
アライメント構造物230A乃至230Cは、アライメント領域238を定形し、この領域は、構造部230A乃至230Cの外側の端部231A乃至231C、および構造物230Aの上部232Aから構造部230Cの上部232Cに延伸する直線、さらには構造部230Aの底部233Aから構造部230Cの底部233Cまで延伸する直線によって定形された領域に及んでいる。アライメント領域238は、既存の層およびアライメント構造物が形成された層にまで延在している。アライメント領域238内(現在の層の上部、または既存の層の内部)に設置された、アライメント構造物以外の構造物は、アライメント光と相互作用し、このため、位置合わせ処理プロセスの際、アライメント構造物の検出が妨害される。
ある実施例では、細長いアライメント領域235が定形されても良い。細長いアライメント領域235は、アライメント領域238の上部および底部境界の延長線によって、上部および底部と境界を画され、直線236によって左側が、また直線237によって右側が画されている。直線236は、外側の端部231Aから約S乃至約2Sだけ離れており、直線237は、外側の端部231Cから約S乃至約2Sだけ離れている。細長いアライメント領域235は、さらに既存の層に向かって延伸している。細長いアライメント領域235の内部の構造物もまた、アライメント光と相互作用するため、アライメント構造物の検出は、より難しくなる。例えば、直線236と外側の端部231Aの間の領域235部分内の構造物は、アライメントマークの端部の検出を妨害する。
位置合わせは、明視野(ビデオ)または暗視野(回折)アライメントを用いて実施される。明視野アライメントでは、アライメント構造物が照射され、検出画像を用いて位置が決定される。暗視野アライメントでは、アライメント構造物にコヒーレント光(例えば、レーザー光源からの光)が入射される。得られた回折パターンが検出され、これは、リソグラフィーシステムの位置を定めるために使用される。
アライメントマークとは、単一軸またはジュアル軸のアライメントマークを意味する。単一軸のマークは、単一方向(例えば、xまたはy方向)のリソグラフィーシステムの位置合わせに使用される。xとyの両方においてシステムを位置合わせするため(あるいは、同様に、2つの非平行方向において、2方向がアライメント平面に広がるように)、2つの単一軸マークが使用されても良い。ジュアル軸アライメントマークを使用して、リソグラフィーシステムを2方向に位置合わせしても良い(例えば、xおよびy方向、またはアライメント平面に広がる他の方向)。
図3Aには、単一軸の明視野アライメント溝330A乃至330Cを有する、細長いアライメント構造物の例を示すが、アライメント構造物の近傍には、ダミー化構造物320が使用されている。図3Aにおいて、明るい領域は、配線ラインまたは高い領域として示されており、暗い領域は、孔または溝のような低い領域を示している。「近傍」という用語は、アライメント構造物と同じ層上のダミー化構造物の他、既存の層のダミー化構造物にも使用されることに留意する必要がある。ダミー化構造物は、それが位置合わせ処理プロセスの際に、アライメント光と相互作用するように設置され、アライメント構造物を検出するために配置された検出器によって受光される光を発生するように設置されている場合、アライメント構造物の「近傍」にある。
例えば、ダミー化構造物320は、アライメント領域338(および領域338の外側)を有する。ダミー化構造物320は、アライメント溝330A乃至330Cと同じ層の上にあっても良く、または異なる層(例えば、既存の層)の上にあっても良い。アライメント領域338内のダミー化構造物320によって、コントラストに変化が生じ、アライメント構造物を検出する機能が阻害される。
この例を図3Bに示す。図3Bは、図3Aの溝330A乃至330Cのような、50%の緻密な正方形状ダミー化格子に重畳された、3つのアライメント溝の明視野コントラスト信号のシミュレーション結果を示したものであるダミー化格子により生じる信号のため、このアライメント領域では、ダミー化構造物のないアライメント領域に比べて、アライメントマークの位置検出が難しくなる。
図4Aおよび4Bには、この問題に対処するための方策を示す。図4Aには、ダミー化構造物を含まない、細長いアライメント領域435を示す。図4Aの実施例では、領域435は、図2のアライメント領域238と同様に定形されるアライメント領域438よりも広いことに留意する必要がある。すなわち、アライメント構造物自身の境界によって定形される領域よりも広い領域では、ダミー化構造物が排除される。図4Bには、図4Aの画像をy方向に統合することによって得られる、明視野コントラスト信号のシミュレーション結果を示す。図4Bに示すように、アライメント構造物の近傍からダミー化領域が除去されることにより、ダミー化領域からの影響が抑制、または排除される。
これにより、アライメント構造物のより容易な検出が可能になるが、この場合、処理プロセスの変動のため、処理プロセスの統合による問題が生じ得る。例えば、CMP処理プロセスでは、領域435が周囲領域よりも多く研磨され、これにより、領域435、さらにはウェハの周囲部分と領域435の間の界面に、窪みおよび他の欠陥が生じる。
図5Aには、アライメント構造物の検出に対してあまり犠牲を払わずに、改良された処理プロセスの統合が可能になる、複数の細長い構造物525の実施例を示す。構造物525は、ダミー化構造物であっても良いことに留意する必要がある。以下の記載は、アライメント構造物の近傍に設置された、他の構造物にも適用できる。ただし、以下の記載では、構造物525は、ダミー化構造物を意味するものとする。これらの構造物は、ダミー化構造物に使用されるためである。
ダミー化構造物525は、細長い形状である。すなわち、これらの長い方の寸法(例えば長さ)は、これらの短い方の寸法(例えば幅)よりも長い。例えば、細長いダミー化構造物の長さは、少なくともその幅の3倍である。当然のことながら、短い方の寸法に対する長い方の寸法の比は、例えば10:1よりも大きくても良い。ダミー化構造物は、直線状であり、そのため、ダミー化構造物は、直線/空間のダミー化構造物とも呼ばれる。
複数の細長い構造物のうちの少なくとも一つの一部は、アライメント領域に含まれても良い。すなわち、ダミー化構造物525の少なくとも一部は、図5Bの領域538のような、図2の領域238と同様に定形されるアライメント領域に含まれても良い。図5Aの実施例では、特徴物の繰り返し方向は、y方向であり、測定軸はx方向である。すなわち、ダミー化の繰り返し方向は、測定軸と直交している。
図5Bには、3つの垂直方向の溝530A乃至530Cが、水平方向の直線/空間のダミー化構造物525の上に重畳された実施例を示す。当然のことながら、アライメント構造物を、異なる数および配置で使用しても良い。
図5Cには、明視野コントラスト信号のシミュレーション結果を示す。この信号は、図5Bに示すようなアライメント構造物530A乃至530Cと、水平方向の直線/空間のダミー化構造物525とが存在する場合に得られたものである。正方形状ダミー化構造物で得られる断続的な信号に比べて、このダミー化構造物から生じたバックグラウンドコントラスト信号は、全般に一定である。従って、信号は、信号の質を落とさずに、有意に増幅される。これにより、比較的弱い信号を発するアライメント構造物を使用することが可能となる。図5Aの構造物525の密度は、50%であるが、他の密度を使用しても良い。50%を超える密度では、コントラスト信号の量は、密度によって異なるが、その場合も、コントラスト信号は、全般に一定である。従って、アライメント構造物の検出能を犠牲にせずに、信号を増幅することができる。
再度図5Aを参照すると、一つのダミー化構造物525の幅は、Lで示され、2つの連続するダミー化構造物525の間の特定の空間の幅は、Sで示されている。図5Aでは、ライン幅は、全て等しくなるように示されているが、これは、必ずしも必要ではない(例えば、i本のラインにおいて、異なるラインでは、Liの値が異なるようにしても良い)。同様に、間隔幅は、変えても良い。ラインおよび間隔の幅は、変えても良いが、通常、ライン密度は、所望の構造物密度が得られるように選定される。例えば、ライン密度は、所望の平坦度レベルが得られるように、アライメント構造物近傍の全体の構造物密度が、層の周囲のパターン密度と整合するように選定される。
通常、アライメント構造物近傍の構造物の密度、およびパターン密度は、いずれも特定の窓サイズを対象にして論議されることに留意する必要がある。すなわち、構造物の密度は、構造物の間の間隔ではなく、構造物によって区画される窓の百分率で表される。窓の寸法は、所定の密度が、密度全体に高精度で反映されるように、十分に大きく選定され、構造物の密度の空間変化を反映するように、十分に小さく選定される。
別のタイプのアライメント構造物は、オーバーレイ(被覆層)構造物である。オーバーレイ測定の目的は、一連の層がうまく整列されているかどうかを定めることである。オーバーレイ測定には、リソグラフィーシステムの位置合わせに加えて、図5Bの構造物のような、直線/空間のダミー化構造物が使用される。通常の場合、オーバーレイ測定は、KLA−テンカー(Tencor)によって製作された位置合わせツールのような、位置合わせツールを使用することにより得られる。
図6Aには、4つのゾーンダミー化領域605を用いた実施例を示す。領域605は、特定の層にパターン化され、ダミー化領域605を含む層上の別の層には、KLA−Tencor アドバンスイメージ測定(Advanced Imaging Metrology)(AIM)オーバーレイマークのようなオーバーレイマークがパターン化される。
その後、領域605を用いてオーバーレイを測定するため、領域605を含む層が形成される。オーバーレイマークのアライメント構造物を含む異なる層が形成され、領域605の各ゾーンのダミー化の繰り返し方向は、ゾーンの直上で、オーバーレイマーク方向と直交している。次にオーバーレイ構造物の明視野コントラスト信号が得られ、これが各ゾーンに対応する4つの個別の領域において解析される。図6Bには、4つのゾーンダミー化領域605と、(KLAオーバーレイ構造のような)オーバーレイマーク構造617の両方を示す。
ある実施例では、ライン/空間のダミー化構造物に、暗視野アライメント方式が使用される。前述のように、現在使用されているダミー化方式の周期性は、x軸およびy軸の両測定方向に強い回折信号を形成し、周期的な有効回折信号および有害回折信号が生じ、信号対ノイズ比が十分に低い場合、これらの信号は、アライメント構造物の回折信号の検出を妨害する。回折システムにおいて、i次の散乱角θi=i×λ/Pであり、ここでλは、入射光の波長、Pは、散乱構造物の周期である。図7には、ピッチPの散乱構造物711の周期配列の断面図を示す。コヒーレント光源からの光が入射すると(例えば、通常の表面入射)、回折次数が形成され、これが信号検出に使用される。
暗視野システムの例は、ニコンシステムであり、この場合、レーザー走査アライメント(LSA)回折アライメントシステムは、−2、−1、1、および2の次数を示し、ゼロ次は、検出システムによって遮断される。いくつかのニコンシステムは、波長632.8nmの入射放射線、および約8μmの周期を有する構造物に対して、最適化されている。例えば、システムは、検出領域728で光を検出することにより、前述の回折次数を取得する。アライメント構造物の近傍に設置された、異なる周期を有する散乱構造物(例えば、図2の領域238または領域235と同様に定形されたアライメント領域)は、散乱角度が検出領域728内に収まる場合、検出可能な回折信号を発生する。
図8Aには、暗視野アライメントに使用されるダミー化構造物825の実施例を示す。図8Aでは、ダミー化の繰り返し方向は、測定軸と平行である。これは、測定軸と繰り返し方向が直交する明視野の実施例とは異なることに留意する必要がある。
図8Bには、ニコンLSAシステムのダミー化構造物825の実施例を示す。3つの暗視野アライメント構造物830A乃至830Cは、複数のダミー化構造物825の上に重畳される。図8Bでは、比較的低い領域(例えば、溝)がグレーで示され、比較的高い領域(例えば、配線)が白色で示されている。図の測定軸およびダミー化の繰り返しは、x方向に沿っており、アライメント構造物の回折軸は、y方向に沿っている。図8Cには、ASMLアライメントマーク用のダミー化構造物825の実施例を示す。図8Cでは、ダミー化の繰り返し方向は、y方向である。
前述のようなアライメント構造物は、以下のように使用される。アライメント構造物が、リソグラフィーシステムの位置合わせに使用される実施例の場合、光は、1または2以上の細長いアライメント構造物(例えば、複数の直線状アライメント構造物)を透過する。なお、細長ダミー化構造物は、アライメント構造物の近傍に設置される。光は、アライメント構造物およびダミー化構造物の双方と相互作用する。しかしながら、アライメント構造物とダミー化構造物の形状およびその相対的な配向により、通常、ダミー化構造物に対応して受光された光は、一定のバックグラウンド信号となる。
その後、受光された光は、解析され、リソグラフィーシステムの整列状態が定められる。基板上のアライメントマークに対する、リソグラフィーシステムの一部の位置エラーは、ウェハが露出されている間、リソグラフィーシステムによって定められ、許容可能な範囲内となるように補正される。
アライメント構造物を使用して、オーバーレイを定める実施例では、光は、1または2以上の細長いアライメント構造物(例えば、オーバーレイマークを含む細長いアライメント構造物)を透過する。なお、細長いダミー化構造物は、アライメント構造物の近傍に設置される。ここでも、光は、アライメント構造物およびダミー化構造物の両方と相互作用するが、通常の場合、ダミー化構造物からの寄与は一定である。受光された光は、解析され、オーバーレイが定められる。
明視野および暗視野方式は、細長いダミー化構造物とともに使用しても良い。ただし、ダミー化構造物とアライメント構造物の相対的な配向は、明視野または暗視野のいずれのアライメントが使用されるかに依存する。
多くの実施例について説明した。しかしながら、本発明の思想および範囲から逸脱せずに、各種変更が可能であることは明らかであろう。例えば、ある変形例では、ダミー化構造物の角度および形状を変えても良い。通常の場合、所望の信号対ノイズ比があり、ダミー化構造物によるある程度のノイズは、許容される。また、特定の層を設計する場合、許容可能な直線/空間密度の範囲がある。
また、前述の記載では、特定の「ダミー化」構造物を用いるこれらの技術について説明したが、これらの技術は、いかなる半導体構造物にも使用できることを理解する必要がある。さらに、前述の記載では、ウェハ上にパターン化された、ダミー化およびアライメント構造物について説明したが、これらの構造物は、マスク、レチクル、基板等の、1または2以上の半導体部品に組み込まれても良い。従って、他の実施例は、特許請求の範囲に含まれる。
ダミー化構造物の格子である。 単一軸の位置合わせ用のアライメント構造物を示す図である。 図2に示すアライメント領域に含まれる正方形状ダミー化構造物のような、アライメント構造物を有するアライメント領域を示す図である。 図3Aに示す配置に基づくシミュレーションによって得られた、規格化されたコントラストのグラフを示す図である。 従来のダミー化構造物のない領域内のアライメント構造物を示す図である。 図4Aに示す配置に基づくシミュレーションによって得られた、規格化されたコントラストのグラフを示す図である。 実施例による、位置合わせ処理プロセスと製作プロセスの改良された統合を提供する、細長い構造物を示す図である。 実施例による、アライメント構造物および細長いダミー化構造物の例を示す図である。 図5Bに示す配置に基づくシミュレーションによって得られた、規格化されたコントラストのグラフを示す図である。 4つのダミー化領域のゾーンを含む実施例を示す図である。 KLAオーバーレイマーク構造を有する図6Aの実施例を示す図である。 構造物の周期配列の断面図である。 暗視野アライメントに使用される細長い構造物の実施例を示す図である。 ニコンアライメントシステムのダミー化構造の実施例を示す図である。 ASMLアライメントシステムのダミー化構造の実施例を示す図である。

Claims (33)

1または2以上の半導体部品上に、複数の細長い構造物を形成するステップであって、前記細長い構造物の各々は、対応する長い寸法と対応する短い寸法とを有し、対応する長い寸法は、対応する短い寸法よりも長いところのステップと、
前記1または2以上の半導体部品の少なくとも一つの上に、複数のアライメント構造物を形成するステップであって、前記複数のアライメント構造物は、アライメント領域を定形し、該アライメント領域は、第1の外方アライメント構造物と、第2の外方アライメント構造物とによって平面内に区画され、下側に延伸するところのステップと、
を有し、
前記複数の細長い構造物のうちの少なくとも一つの一部は、前記アライメント領域に含まれることを特徴とする方法。
前記細長い構造物は、基板上に形成されたダミー化構造物を有することを特徴とする請求項1に記載の方法。
1または2以上の前記複数の細長い構造物は、少なくとも一部が第1のアライメント構造物と第2のアライメント構造物の間に設置されることを特徴とする請求項1に記載の方法。
前記複数のアライメント構造物は、現在の層内に形成され、前記1または2以上の複数の細長い構造物は、既存の層内に形成されることを特徴とする請求項1に記載の方法。
前記細長い構造物は、直線状であることを特徴とする請求項1に記載の方法。
前記細長い構造物の各々は、対応するライン幅を有し、前記細長い構造物のうちの少なくとも一つは、前記細長い構造物のうちの別の一つとは異なる、対応するライン幅を有することを特徴とする請求項5に記載の方法。
隣接する細長い構造物同士は、対応する間隔幅を有する空間によって分離されていることを特徴とする請求項5に記載の方法。
第1組の隣接する細長い構造物の第1の対応する間隔幅は、第2組の隣接する細長い構造物の第2の対応する間隔幅とは異なることを特徴とする請求項7に記載の方法。
前記アライメント構造物は、リソグラフィーシステムのアライメントパラメータを定めるように構成されることを特徴とする請求項1に記載の方法。
前記アライメント構造物は、オーバーレイのパラメータを定めるように構成されることを特徴とする請求項1に記載の方法。
前記1または2以上の半導体部品は、マスク、レチクルおよび基板のうちの少なくとも一つを含むことを特徴とする請求項1に記載の方法。
短い寸法および第1の軸に沿った長い寸法を有する複数の細長いアライメント構造物の方に、光を透過させるステップであって、透過した光は、位置合わせ処理プロセスの際に、前記複数のアライメント構造物と相互作用するところのステップと、
対応する短い寸法および長手軸に沿った対応する長い寸法を有する、複数の細長い構造物の各々の方に、前記光を透過させるステップであって、前記光は、前記位置合わせ処理プロセスの際に、前記複数の細長い構造物のうちの少なくとも一つと相互作用するところのステップと、
前記複数のアライメント構造物と相互作用した光、および前記複数の細長い構造物と相互作用した光を、受光された光として受光するステップと、
前記受光された光に基づいて、アライメントパラメータを定めるステップと、
を有する方法。
前記受光された光は、前記複数のアライメント構造物のうちの少なくとも一つから反射されたものであることを特徴とする請求項12に記載の方法。
前記受光された光は、前記複数のアライメント構造物のうちの少なくとも一つによって、散乱された回折光を含むことを特徴とする請求項12に記載の方法。
前記回折光は、少なくとも一つの非ゼロ次の回折光を有することを特徴とする請求項14に記載の方法。
前記複数のアライメント構造物の長手軸、および前記複数の細長い構造物の長手軸は、実質的に平行であることを特徴とする請求項12に記載の方法。
前記複数の細長い構造物は、前記複数のアライメント構造物に比べて、集積回路の下側の層に形成されることを特徴とする請求項16に記載の方法。
前記複数のアライメント構造物の長手軸、および前記複数の細長い構造物の長手軸は、実質的に直交することを特徴とする請求項12に記載の方法。
前記アライメントパラメータは、リソグラフィーシステムの位置合わせの指標となることを特徴とする請求項12に記載の方法。
前記アライメントパラメータは、回路構造の第1の層と第2の層の間のオーバーレイの指標となることを特徴とする請求項12に記載の方法。
前記細長い構造物は、ダミー化構造物を含むことを特徴とする請求項12に記載の方法。
複数のアライメント構造物を有する1または2以上の半導体部品であって、前記複数のアライメント構造物は、アライメント領域を定形し、該アライメント領域は、現在の層上で、第1の外方アライメント構造物の外側の端部から、第2の外方アライメント構造物の外側の端部にまで延伸しており、前記アライメント領域は、下方に向かって、1または2以上の既存の層にまで延伸しているところの半導体部品と、
前記1または2以上の半導体部品のうちの一つの上に設置された、1または2以上の細長い構造物であって、前記1または2以上の細長い構造物は、少なくとも一部が前記アライメント領域内にあるところの細長い構造物と、
を有する機器。
前記1または2以上の細長い構造物は、少なくとも一部が、前記現在の層上の前記アライメント領域内に含まれることを特徴とする請求項22に記載の機器。
前記1または2以上の細長い構造物は、少なくとも一部が、既存の層上の前記アライメント領域内に含まれることを特徴とする請求項22に記載の機器。
前記1または2以上の細長い構造物は、長さおよび幅を有し、前記長さは、少なくとも前記幅の3倍であることを特徴とする請求項22に記載の機器。
前記1または2以上の細長い構造物は、直線状であることを特徴とする請求項22に記載の機器。
前記複数のアライメント構造物は、直線状であることを特徴とする請求項26に記載の機器。
前記1または2以上の細長い構造物は、前記複数のアライメント構造物と実質的に平行であることを特徴とする請求項22に記載の機器。
前記1または2以上の細長い構造物は、前記複数のアライメント構造物と実質的に直交することを特徴とする請求項27に記載の機器。
前記複数のアライメント構造物は、アライメントマーク内に含まれていることを特徴とする請求項22に記載の機器。
前記複数のアライメント構造物は、オーバーレイ構造内に含まれていることを特徴とする請求項22に記載の機器。
前記1または2以上の半導体部品は、マスク、レチクルおよび半導体基板のうちの少なくとも一つを有することを特徴とする請求項22に記載の機器。
さらに、リソグラフィーシステムを含み、
前記1または2以上の半導体部品は、リソグラフィシステム内に含まれていることを特徴とする請求項22に記載の機器。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009212518A (ja) * 2008-03-04 2009-09-17 Asml Netherlands Bv アラインメントマークを設ける方法、デバイス製造方法及びリソグラフィ装置
JP2010267682A (ja) * 2009-05-12 2010-11-25 Bondtech Inc アライメント装置、アライメント方法および半導体装置
JP2014132605A (ja) * 2013-01-04 2014-07-17 Renesas Electronics Corp 半導体装置及び半導体装置の製造方法
KR20150013428A (ko) * 2012-05-22 2015-02-05 케이엘에이-텐코 코포레이션 직교 하지층 더미필을 갖는 오버레이 타겟
US10890436B2 (en) 2011-07-19 2021-01-12 Kla Corporation Overlay targets with orthogonal underlayer dummyfill

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7564554B2 (en) * 2006-06-30 2009-07-21 Intel Corporation Wafer-based optical pattern recognition targets using regions of gratings
US8004678B2 (en) * 2007-06-26 2011-08-23 Intel Corporation Wafer level alignment structures using subwavelength grating polarizers
US8343713B2 (en) * 2008-08-08 2013-01-01 Macronix International Co., Ltd. Method for patterning material layer
US8329360B2 (en) * 2009-12-04 2012-12-11 Taiwan Semiconductor Manufacturing Company, Ltd. Method and apparatus of providing overlay
US9927718B2 (en) * 2010-08-03 2018-03-27 Kla-Tencor Corporation Multi-layer overlay metrology target and complimentary overlay metrology measurement systems
CN103019052B (zh) * 2011-09-23 2015-10-21 中芯国际集成电路制造(北京)有限公司 光刻对准标记以及包含其的掩模板和半导体晶片
JP6003272B2 (ja) 2012-06-15 2016-10-05 富士通セミコンダクター株式会社 露光方法および露光装置
US9093458B2 (en) * 2012-09-06 2015-07-28 Kla-Tencor Corporation Device correlated metrology (DCM) for OVL with embedded SEM structure overlay targets
KR102312241B1 (ko) * 2012-11-21 2021-10-13 케이엘에이 코포레이션 프로세스 호환 세그먼팅된 타겟들 및 설계 방법들
KR102333504B1 (ko) 2013-06-27 2021-12-01 케이엘에이 코포레이션 계측 타겟의 편광 측정 및 대응 타겟 설계
CN104253113B (zh) * 2013-06-28 2017-07-11 上海华虹宏力半导体制造有限公司 一种测量时使用的定位标记及其识别方法
JP6465540B2 (ja) * 2013-07-09 2019-02-06 キヤノン株式会社 形成方法及び製造方法
TWI704647B (zh) * 2015-10-22 2020-09-11 聯華電子股份有限公司 積體電路及其製程
US10504851B2 (en) 2018-02-26 2019-12-10 Globalfoundries Inc. Structure and method to improve overlay performance in semiconductor devices
CN113675074B (zh) * 2020-05-15 2023-09-29 中芯国际集成电路制造(上海)有限公司 半导体版图及其形成方法、形成的半导体结构及方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0864500A (ja) * 1994-08-25 1996-03-08 Hitachi Ltd 信号処理方法および位置検出光学系の調整方法およびターゲットパターンならびに露光方法および露光装置
JP2001022097A (ja) * 1999-07-06 2001-01-26 Mitsubishi Electric Corp 多層配線プロセス用転写マーク構造および多層配線プロセス用転写マーク作成方法
JP2003203852A (ja) * 2002-01-09 2003-07-18 Mitsubishi Electric Corp アライメントマーク構造およびその製造方法、アライメントマーク検出方法

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63104348A (ja) * 1986-10-21 1988-05-09 Toko Inc 半導体装置
US5032890A (en) * 1988-01-30 1991-07-16 Kabushiki Kaisha Toshiba Semiconductor integrated circuit with dummy patterns
US5278105A (en) * 1992-08-19 1994-01-11 Intel Corporation Semiconductor device with dummy features in active layers
TW272310B (en) * 1994-11-09 1996-03-11 At & T Corp Process for producing multi-level metallization in an integrated circuit
JP3638778B2 (ja) * 1997-03-31 2005-04-13 株式会社ルネサステクノロジ 半導体集積回路装置およびその製造方法
US6790742B2 (en) * 1998-06-03 2004-09-14 United Microelectronics Corporation Chemical mechanical polishing in forming semiconductor device
US6087733A (en) * 1998-06-12 2000-07-11 Intel Corporation Sacrificial erosion control features for chemical-mechanical polishing process
JP2000012431A (ja) * 1998-06-22 2000-01-14 Mitsubishi Electric Corp 半導体装置およびその製造方法
US6396160B1 (en) * 1999-09-14 2002-05-28 International Business Machines Corporation Fill strategies in the optical kerf
JP4307664B2 (ja) * 1999-12-03 2009-08-05 株式会社ルネサステクノロジ 半導体装置
JP2001313293A (ja) * 2000-05-01 2001-11-09 Seiko Epson Corp 半導体装置
US6486066B2 (en) * 2001-02-02 2002-11-26 Matrix Semiconductor, Inc. Method of generating integrated circuit feature layout for improved chemical mechanical polishing
KR100599054B1 (ko) * 2001-04-11 2006-07-12 삼성전자주식회사 투과량 조절 마스크 및 그 제조방법
US7190823B2 (en) * 2002-03-17 2007-03-13 United Microelectronics Corp. Overlay vernier pattern for measuring multi-layer overlay alignment accuracy and method for measuring the same
TW569320B (en) * 2002-08-14 2004-01-01 Macronix Int Co Ltd Method for defining a dummy pattern around alignment mark on a wafer
US7139081B2 (en) * 2002-09-09 2006-11-21 Zygo Corporation Interferometry method for ellipsometry, reflectometry, and scatterometry measurements, including characterization of thin film structures
KR100462887B1 (ko) * 2002-10-22 2004-12-17 삼성전자주식회사 필드 게이트 이미지의 폭을 보강하는 위상 에지 위상 변이마스크 및 제조방법
US6955987B2 (en) * 2002-12-03 2005-10-18 Mosel Vitelic, Inc. Comparison of chemical-mechanical polishing processes
US6803291B1 (en) * 2003-03-20 2004-10-12 Taiwan Semiconductor Manufacturing Co., Ltd Method to preserve alignment mark optical integrity

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0864500A (ja) * 1994-08-25 1996-03-08 Hitachi Ltd 信号処理方法および位置検出光学系の調整方法およびターゲットパターンならびに露光方法および露光装置
JP2001022097A (ja) * 1999-07-06 2001-01-26 Mitsubishi Electric Corp 多層配線プロセス用転写マーク構造および多層配線プロセス用転写マーク作成方法
JP2003203852A (ja) * 2002-01-09 2003-07-18 Mitsubishi Electric Corp アライメントマーク構造およびその製造方法、アライメントマーク検出方法

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009212518A (ja) * 2008-03-04 2009-09-17 Asml Netherlands Bv アラインメントマークを設ける方法、デバイス製造方法及びリソグラフィ装置
US8115938B2 (en) 2008-03-04 2012-02-14 Asml Netherlands B.V. Method of providing alignment marks, device manufacturing method and lithographic apparatus
JP2010267682A (ja) * 2009-05-12 2010-11-25 Bondtech Inc アライメント装置、アライメント方法および半導体装置
US10890436B2 (en) 2011-07-19 2021-01-12 Kla Corporation Overlay targets with orthogonal underlayer dummyfill
KR20150013428A (ko) * 2012-05-22 2015-02-05 케이엘에이-텐코 코포레이션 직교 하지층 더미필을 갖는 오버레이 타겟
JP2015520377A (ja) * 2012-05-22 2015-07-16 ケーエルエー−テンカー コーポレイション 直交下層ダミーフィルを有するオーバレイターゲット
KR102272361B1 (ko) * 2012-05-22 2021-07-05 케이엘에이 코포레이션 직교 하지층 더미필을 갖는 오버레이 타겟
KR20210086716A (ko) * 2012-05-22 2021-07-08 케이엘에이 코포레이션 직교 하지층 더미필을 갖는 오버레이 타겟
KR102473825B1 (ko) * 2012-05-22 2022-12-02 케이엘에이 코포레이션 직교 하지층 더미필을 갖는 오버레이 타겟
JP2014132605A (ja) * 2013-01-04 2014-07-17 Renesas Electronics Corp 半導体装置及び半導体装置の製造方法

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