JP2008306325A - Ａ／ｄ変換回路、ａ／ｄ変換回路の制御方法、固体撮像装置および撮像装置 - Google Patents

Abstract

【課題】Ａ／Ｄ変換回路を有するカラム回路（読み出し回路）が占める面積の削減を可能にする。
【解決手段】積分型Ａ／Ｄ変換の動作に必要な演算増幅器ＯＰ、帰還容量Ｃ２およびスイッチＳＷ６，ＳＷ８に加えて、少なくとも入力容量Ｃ１およびスイッチＳＷ３〜ＳＷ５，ＳＷ７，ＳＷ９，ＳＷ１０を有し、これらスイッチＳＷ３〜ＳＷ４，ＳＷ７，ＳＷ９，ＳＷ１０を適当なタイミングでオン／オフ制御するようにすることで、信号増幅機能を持つＡ／Ｄ変換回路３０を実現するとともに、占有面積の削減を可能にする。
【選択図】図３

Description

本発明は、Ａ(アナログ）／Ｄ（デジタル）変換回路、Ａ／Ｄ変換回路の制御方法、固体撮像装置および撮像装置に関し、特に比較器を有するＡ／Ｄ変換回路、当該Ａ／Ｄ変換回路の制御方法、当該Ａ／Ｄ変換回路を用いた固体撮像装置および当該固体撮像装置を有する撮像装置に関する。

固体撮像装置、例えばＣＭＯＳ(Complementary Metal Oxide Semiconductor)では、回路部分の小面積化とノイズ低減という両立の困難な課題がある。従来、ＣＭＯＳイメージセンサのノイズ低減技術としては、画素アレイ部の画素配列の列ごとに配されて画素からの信号を読み出す読み出し回路（カラム回路）において、ノイズ帯域の狭い信号を、スイッチトキャパシタ回路を用いて容量比によって演算することで信号を増幅し、増幅後の信号を入力換算することでノイズ低減を行う技術がある（例えば、特許文献１参照）。

この信号増幅回路に、面積の点で有利である積分型Ａ／Ｄ変換回路を単純に組み合わせることで、ノイズの低減を図りつつ、Ａ／Ｄ変換を行うことができる読み出し回路の実現が可能となる。

特開２００５−２６９４７１号公報

上記従来技術では、画素アレイ部の画素配列の列ごとに配されて画素からの信号を読み出す読み出し回路の回路部分が信号増幅部とＡ／Ｄ変換部とに分かれているため、読み出し回路としてのトータルの面積は、それぞれの回路で面積の最適化を図ったとしても、信号増幅回路とＡ／Ｄ変換回路の単純な組み合わせ以下の面積にはならない。

具体的には、スイッチトキャパシタ回路による信号増幅回路が信号増幅として機能し、Ａ／Ｄ変換回路を構成する比較器が画素信号と１つ以上の参照直流電圧の信号比較として機能する各々独立の機能回路によって読み出し回路が構成されているため、当該読み出し回路が占める面積が大きくならざるを得ない。

そこで、本発明は、読み出し回路（カラム回路）が占める面積の削減を可能にしたＡ／Ｄ変換回路、当該Ａ／Ｄ変換回路の制御方法、当該Ａ／Ｄ変換回路を用いた固体撮像装置および当該固体撮像装置を有する撮像装置を提供することを目的とする。

本発明によるＡ／Ｄ変換回路は、入力信号と基準信号が順に一端に与えられる入力容量と、演算増幅器と、前記入力容量の他端と前記演算増幅器の第１入力端の間に接続され、信号増幅動作のときにオン状態になる第１スイッチと、前記演算増幅器の第１入力端に一端が接続された帰還容量と、前記帰還容量の他端と前記演算増幅器の出力端の間に接続され、前記入力容量に蓄積された電荷を前記帰還容量に転送するときにオン状態になる第２スイッチと、前記入力信号が前記入力容量の一端に与えられるとき、またはＡ／Ｄ変換動作のときに前記帰還容量の他端側に所定の電圧を選択的に与える第３スイッチと、前記入力信号が前記入力容量の一端に与えられるときに、前記演算増幅器の第１入力端と出力端の間を選択的に短絡する第４スイッチと、前記入力信号および前記基準信号が前記入力容量の一端に与えられるときに、前記所定の電圧を前記演算増幅器の第２入力端に与える第５スイッチと、Ａ／Ｄ変換動作のときにオン状態になって傾斜状の参照電圧を前記演算増幅器の第２の入力端に与える第６スイッチとを備えた構成となっている。

上記構成Ａ／Ｄ変換回路において、先ず、前記第１スイッチ、前記第３スイッチ、前記第４スイッチおよび前記第５スイッチをオン状態にして入力信号を前記入力容量にサンプルホールドし、次いで前記第２スイッチをオン状態、前記第３スイッチおよび前記第４スイッチをオフ状態にして前記入力容量の一端に基準信号を与えることによって前記入力容量の蓄積電荷を前記帰還容量に転送することによって信号増幅動作を行う。そして、前記信号増幅動作後に前記第１スイッチ、前記第２スイッチ、前記第４スイッチをオフ状態にし、前記第３スイッチおよび前記第５スイッチをオン状態にして当該第５スイッチを介して傾斜状の参照電圧を前記演算増幅器の第２の入力端に与えることによってＡ／Ｄ変換動作を行う。

本発明によれば、Ａ／Ｄ変換回路の回路構成素子を使い、異なる時間で信号増幅の動作を実行させることで、回路構成素子をＡ／Ｄ変換と信号増幅で共通化できるため、Ａ／Ｄ変換回路に信号増幅回路を単純に組み合わせる場合に比べて、Ａ／Ｄ変換回路の占める面積を削減できる。

以下、本発明の実施の形態について図面を参照して詳細に説明する。

図１は、本発明が適用される固体撮像素子、例えばＣＭＯＳイメージセンサの構成例を示すシステム構成図である。

図１に示すように、本適用例に係るＣＭＯＳイメージセンサ１０は、光電変換素子を含む単位画素（以下、単に「画素」と記述する場合もある）２０が行列状に２次元配置されてなる画素アレイ部１１とその周辺回路とを有する構成となっている。

画素アレイ部１１の周辺回路は、例えば、垂直走査回路１２、カラム回路１３、水平走査回路１４および出力回路１５等であり、画素アレイ部１１と同じチップ（半導体基板）上に集積されている。

画素アレイ部１１の行列状の画素配列に対して、画素列ごとに垂直信号線１１１が配線され、画素行ごとに駆動制御線、例えば転送制御線１１２、リセット制御線１１３および選択制御線１１４が配線されている（図２を参照）。

垂直走査回路１２は、シフトレジスタあるいはアドレスデコーダ等によって構成され、画素アレイ部１１の各画素２０を電子シャッタ行と読み出し行それぞれについて行単位で垂直方向（上下方向）に走査しつつ、電子シャッタ行に対してはその行の画素２０の信号掃き捨てを行うための電子シャッタ動作を行うとともに、読み出し行に対してはその行の画素２０の信号読み出しを行うための読み出し動作を行う。

ここでは、図示を省略するが、垂直走査回路１２は、画素２０を行単位で順に選択しつつ、読み出し行の各画素２０の信号を読み出す読み出し動作を行うための読み出し走査系と、当該読み出し走査系による読み出し走査よりもシャッタ速度に対応した時間分だけ前に同じ行（電子シャッタ行）に対して電子シャッタ動作を行うための電子シャッタ走査系とを有する構成となっている。

そして、電子シャッタ走査系によるシャッタ走査によって光電変換部の不要な電荷がリセットされたタイミングから、読み出し走査系による読み出し走査によって画素２０の信号が読み出されるタイミングまでの期間が、画素２０における信号電荷の一単位の蓄積期間（露光期間）となる。すなわち、電子シャッタ動作とは、光電変換部に蓄積された信号電荷のリセット（掃き捨て）を行い、そのリセット後から新たに信号電荷の蓄積を開始する動作である。

カラム回路１３は、画素アレイ部１１の画素配列の例えば画素列ごとに、即ち画素列に対して１対１の対応関係をもって配置され、垂直走査回路１２による垂直走査によって選択された読み出し行（選択行）の各画素２０から垂直信号線１１１を通して出力される信号を読み出す読み出し回路であり、この読み出した画素信号に対して所定の信号処理を行うとともに、信号処理後の画素信号を一時的に保持する。

より具体的には、カラム回路１３は、例えば、選択行の各画素２０から垂直信号線１１１を通して出力される画素信号に対して、ＣＤＳ(Correlated Double Sampling;相関二重サンプリング)処理によってリセットノイズや増幅トランジスタ２４（図２参照）の閾値ばらつき等の画素固有の固定パターンノイズを低減するノイズ低減処理等の各種の信号処理を実行する。

カラム回路１３はさらに、アナログ画素信号をデジタル画素信号に変換するＡ(アナログ）／Ｄ（デジタル）変換回路を有している。本実施形態では、このカラム回路１３に用いられるＡ／Ｄ変換回路の具体的な構成および動作を特徴としており、その詳細については後述する。

なお、ここでは、カラム回路１３を画素アレイ部１１の画素配列の単位列ごとに設けるとしたが、複数列ごとに１つずつ設けて、複数列間で１つのカラム回路１３を時分割にて使用する構成を採ることも可能である。

水平走査回路１４は、シフトレジスタあるいはアドレスデコーダ等によって構成され、画素アレイ部１１の画素列ごとに配されたカラム回路１３を、水平選択パルスφＨ１〜φＨｎを順次出力することにより、例えばカラム回路１３の出力段に設けられた水平選択スイッチ（図示せず）を順番駆動し、カラム回路１３に一時的に保持されている画素信号を水平信号線１６に読み出す。

出力回路１５は、水平信号線１６によって伝送される画素信号に対して種々の信号処理を行う。一例として、出力回路１５では、黒レベル調整、列ばらつき補正、色関係処理などの信号処理が行われる。また、バッファリング処理だけが行われる場合もある。

垂直走査回路１２、カラム回路１３、水平走査回路１４および出力回路１５等の動作の基準となるタイミング信号や制御信号は、図示せぬタイミング制御回路（タイミングジェネレータ）で生成される。

（画素回路）
図２は、単位画素２０の回路構成の一例を示す回路図である。

本回路例に係る単位画素２０は、光電変換素子、例えばフォトダイオード２１に加え、例えば転送トランジスタ２２、リセットトランジスタ２３、増幅トランジスタ２４および選択トランジスタ２５の４つのトランジスタを有する画素回路となっている。ここでは、これらトランジスタ２２〜２５として、例えばＮチャネルのＭＯＳトランジスタを用いているが、これに限られるものではない。

転送トランジスタ２２は、フォトダイオード２１のカソード電極とフローティングディフュージョン部（以下、ＦＤ部と記述する）２６との間に接続され、フォトダイオード２１で光電変換され、ここに蓄積された信号電荷（ここでは、電子）を、ゲート電極（制御電極）に転送パルスＴＲＧが与えられることによってＦＤ部２６に転送する。ＦＤ部２６は、信号電荷を電圧信号に変換する電荷電圧変換部として機能する

リセットトランジスタ２３は、電源電圧ＶＤＤの画素電源にドレイン電極が、ＦＤ部２６にソース電極がそれぞれ接続され、フォトダイオード２１からＦＤ部２６への信号電荷の転送に先立って、ゲート電極にリセットパルスＲＳＴが与えられることによってＦＤ部２６の電位を電源電圧ＶＤＤにリセットする。

増幅トランジスタ２４は、ＦＤ部２６にゲート電極が、電源電圧ＶＤＤの画素電源にドレイン電極がそれぞれ接続され、リセットトランジスタ２３によってリセットされた後のＦＤ部２６の電位をリセットレベル（Ｐ相信号）として出力し、さらに転送トランジスタ２２によって信号電荷が転送された後のＦＤ部２６の電位を信号レベル（Ｄ相信号）として出力する。

選択トランジスタ２５は、例えば、ドレイン電極が増幅トランジスタ２４のソース電極に、ソース電極が垂直信号線１１１にそれぞれ接続され、ゲート電極に選択パルスＳＥＬが与えられることによって画素２０を選択状態として増幅トランジスタ２４から出力される信号を垂直信号線１１１に出力する。選択トランジスタ２５については、画素電源と増幅トランジスタ２４のドレイン電極との間に接続した構成を採ることも可能である。

なお、ここでは、転送トランジスタ２２、リセットトランジスタ２３、増幅トランジスタ２４および選択トランジスタ２５を有する４トランジスタ構成の単位画素２０を有するＣＭＯＳイメージセンサに適用する場合を例に挙げたが、この適用例に限られるものではない。

具体的には、選択トランジスタ２５を省略し、電源電圧ＶＤＤの電圧値を切り替え可能な構成とすることにより、増幅トランジスタ２４に選択トランジスタ２５の機能を持たせた３トランジスタ構成の単位画素を有するＣＭＯＳイメージセンサなどにも適用可能である。

［Ａ／Ｄ変換回路］
続いて、本実施形態の特徴とするＡ／Ｄ変換回路について、図３を用いて具体的に説明する。図３は、本発明の一実施形態に係るＡ／Ｄ変換回路３０の回路構成を示す回路図である。

（Ａ／Ｄ変換回路の回路構成）
本実施形態に係るＡ／Ｄ変換回路３０は、１０個のスイッチＷＳ１〜ＳＷ１０、２個の容量Ｃ１，Ｃ２および１個の演算増幅器ＯＰによって構成されている。このＡ／Ｄ変換回路３０には入力信号Ｖｉｎとして、選択行の各画素２０から垂直信号線１１１を通して画素信号が与えられる。

スイッチＳＷ１は、制御信号Φｉｎ１に応じてオン（閉）／オフ（開）動作を行うことによって入力信号Ｖｉｎを選択的に取り込む。スイッチＳＷ２は、制御信号Φｉｎ２に応じてオン／オフ動作を行うことによって基準信号Ｖｒｅｆを選択的に取り込む。容量Ｃ１は入力容量であり、その一端がスイッチＳＷ１，ＳＷ２の各出力端に共通に接続されている。

スイッチＳＷ３（第１スイッチ）は、その一端が入力容量Ｃ１の他端に接続され、その他端が演算増幅器ＯＰの反転（−）入力端（第１入力端）に接続され、制御信号Φｉに応じてオン／オフ動作を行うことによってスイッチＳＷ３の他端と演算増幅器ＯＰの反転入力端とを適宜接続する。スイッチＳＷ４は、制御信号Φｉｎ３に応じてオン／オフ動作を行うことによってコモン信号Ｖｃｏｍを選択的にスイッチＳＷ３の入力端側に与える。

容量Ｃ２は帰還容量であり、その一端が演算増幅器ＯＰの反転入力端に接続されている。スイッチ（第２スイッチ）ＳＷ５は、その一端が帰還容量Ｃ２の他端に接続され、その他端が演算増幅器ＯＰの出力端に接続され、制御信号Φｂに応じてオン／オフ動作を行うことによって帰還容量Ｃ２を演算増幅器ＯＰの反転入力端と出力端との間に選択的に接続する。

スイッチＳＷ６（第３スイッチ）は、制御信号Φｂｃｏｍに応じてオン／オフ動作を行うことによって帰還容量Ｃ２の他端側に所定の電圧、例えばコモン信号Ｖｃｏｍの電圧を選択的に与える。スイッチ（第４スイッチ）ＳＷ７は、制御信号Φｓに応じてオン／オフ動作を行うことによって演算増幅器ＯＰの反転入力端と出力端の間を選択的に短絡する。

スイッチ（第６スイッチ）ＳＷ８は、制御信号Φｇｒｅｆに応じてオン／オフ動作を行うことにより、参照電圧発生源４１から与えられるランプ（Ｒａｍｐ；傾斜状）波形の参照電圧Ｖｓｗを選択的に取り込んで演算増幅器ＯＰの非反転（＋）入力端（第２入力端）に与える。

スイッチ（第５スイッチ）ＳＷ９は、制御信号Φｇｃｏｍに応じてオン／オフ動作を行うことによってコモン信号Ｖｃｏｍを選択的に取り込んで演算増幅器ＯＰの非反転入力端に与える。スイッチＳＷ１０は、制御信号Φｃｐｍに応じてオン／オフ動作を行うことによって比較基準電圧Ｖｃｍｐを選択的に取り込んで演算増幅器ＯＰの非反転入力端に与える。

上記構成の本実施形態に係るＡ／Ｄ変換回路３０は、入力信号Ｖｉｎを増幅した後に、Ａ／Ｄ変換を行う、即ちＡ／Ｄ変換機能に加えて信号増幅機能を持つことを特徴としている。

（Ａ／Ｄ変換回路の回路動作）
以下に、本実施形態に係るＡ／Ｄ変換回路３０の回路動作について、信号増幅の場合とＡ／Ｄ変換の場合とに場合分けして具体的に説明する。

＜信号増幅の場合＞
先ず、信号増幅の場合について、図４、図５の動作説明図および図６のタイミングチャートを用いて説明する。図４、図５では、信号増幅の動作に関係ないスイッチＳＷ４，ＳＷ８については省略している。

・サンプルフェーズ
図６のタイミングチャートにおいて、時刻ｔ１１で制御信号Φｉｎ１が高レベル（以下、“Ｈ”レベルと記す）になり、スイッチＳＷ１がオン状態になることで、入力信号Ｖｉｎが入力容量Ｃ１の一端側に入力されて、演算増幅器ＯＰの仮想接地点（反転入力端）での電圧と力信号Ｖｉｎとの差分の電圧が電荷として入力容量Ｃ１に蓄積（サンプルホールド）される。

このとき同時に、制御信号Φｉ，Φｂｃｏｍ，Φｓ，Φｇｃｏｍが“Ｈ”レベルになるため、図４に示すように、スイッチＳＷ３，ＳＷ６，ＳＷ７，ＳＷ９もオン状態になる。スイッチＳＷ６，ＳＷ９がオン状態になることにより、帰還容量Ｃ２の両端の電位が共にコモン信号Ｖｃｏｍの電圧になるため、帰還容量Ｃ２に蓄積されていた電荷がゼロに初期化される。

時刻ｔ１２で制御信号Φｓが低レベル（以下、“Ｌ”レベルと記す）になり、時刻ｔ１３で制御信号Φｂｃｏｍが“Ｌ”レベルになり、スイッチＳＷ６，ＳＷ７がオフ状態になると、演算増幅器ＯＰには帰還容量Ｃ２を通して負帰還がかかるため、演算増幅器ＯＰの反転入力端の電位はコモン信号Ｖｃｏｍの電圧になる。

・転送フェーズ
その後、時刻ｔ１４で制御信号Φｂが“Ｈ”レベルになり、次いで時刻ｔ１５で制御信号Φｉｎ１が“Ｌ”レベルになり、代わって時刻ｔ１６で制御信号Φｉｎ２が“Ｈ”レベルになることで、図５に示すように、スイッチＳＷ２，ＳＷ５がオン状態、スイッチＳＷ１がオフ状態になる。

スイッチＳＷ２がオン状態になり、基準信号Ｖｒｅｆが入力容量Ｃ１の一端側に与えられることで、入力容量Ｃ１に蓄積された電荷がスイッチＳＷ３を介して帰還容量Ｃ２に転送される。そして、最終的に容量Ｃ１，Ｃ２の容量比Ｃ１／Ｃ２と入力電圧差とコモン信号Ｖｃｏｍの電圧で表される、（Ｃ１／Ｃ２）・（Ｖｉｎ−Ｖｒｅｆ）＋Ｖｃｏｍなる電圧が演算増幅器ＯＰの出力端に現れる。

このようにして、入力信号Ｖｉｎは、容量Ｃ１，Ｃ２の容量比Ｃ１／Ｃ２で信号増幅されることになる。そして、演算増幅器ＯＰの出力電圧、即ち（Ｃ１／Ｃ２）・（Ｖｉｎ−Ｖｒｅｆ）＋Ｖｃｏｍなる電圧を発生させる電荷は帰還容量Ｃ２に蓄積されている。

なお、ここでは、信号入力において、スイッチＳＷ１，ＳＷ２の切り替えによって入力信号Ｖｉｎと基準信号Ｖｒｅｆを順に入力するとしたが、スイッチＳＷ１，ＳＷ２の切り替えではなく、時間的に変化する信号、具体的には先述したＰ相信号（リセットレベル）とＤ相信号（信号レベル）を順に入力するようにしても良い。

＜積分演算を行う場合＞
上述した信号増幅のための積分動作を所望の回数繰り返す積分演算を行うことにより、さらに信号を増幅することができる。この積分演算の動作を図７のタイミングチャートを用いて説明する。ここでは、所望の回数、即ち積分回数をＮ回として説明を行う。この積分回数Ｎについては設計者が任意に決定する。

図７のタイミングチャートにおいて、時刻ｔ２１〜ｔ２６は、図６のタイミングチャートにおける時刻ｔ１１〜ｔ１６に相当する。すなわち、上述したサンプルフェーズおよび転送フェーズの各動作による信号増幅後の電圧、即ち（Ｃ１／Ｃ２）・（Ｖｉｎ−Ｖｒｅｆ）＋Ｖｃｏｍなる電圧を発生させる電荷は帰還容量Ｃ２に蓄積される。

時刻ｔ２７で制御信号Φｂが“Ｌ”レベルになり、スイッチＳＷ５がオフ状態になることで、帰還容量Ｃ２の他端側がハイインピーダンス状態になる。

次に、時刻ｔ２８で制御信号Φｉｎ２が“Ｌ”レベルになり、スイッチＳＷ２がオフ状態になった後、時刻ｔ２９で制御信号Φｓが“Ｈ”レベルになり、スイッチＳＷ７がオン状態になって演算増幅器ＯＰの反転入力端と出力端の間をショートし、同時に、制御信号Φｉｎ１が“Ｈ”レベルになり、スイッチＳＷ１がオン状態となって入力信号Ｖｉｎを取り込む。演算増幅器ＯＰの反転入力端と出力端の間がショートすると、このショート電圧と入力信号Ｖｉｎの電圧とで決まる電荷が入力容量Ｃ１に蓄積される。

その後、時刻ｔ３０で制御信号Φｓが、時刻ｔ３１で制御信号Φｉｎ１が順に“Ｌ”レベルになり、スイッチＳＷ７，ＳＷ１が順にオフ状態になり、次いで、時刻ｔ３２で制御信号Φｂ，Φｉｎ２が共に“Ｈ”レベルになり、スイッチＳＷ５，ＳＷ２が共にオン状態になり、先述した転送フェーズの動作によって入力容量Ｃ１に蓄積された電荷が帰還容量Ｃ２に転送される。

すると、今回帰還容量Ｃ２に転送された電荷が前回帰還容量Ｃ２に転送された電荷と合成されるため、演算増幅器ＯＰの出力電圧は、２（Ｃ１／Ｃ２）・（Ｖｉｎ−Ｖｒｅｆ）＋Ｖｃｏｍとなる。このような積分演算の動作がＮ回繰り返されることで、最終的に、Ｎ（Ｃ１／Ｃ２）・（Ｖｉｎ−Ｖｒｅｆ）＋Ｖｃｏｍなる電圧が演算増幅器ＯＰから出力される。

Ｎ回の積分演算の終了では、制御信号Φｂが“Ｌ”レベルになってスイッチＳＷ５がオフ状態になり、制御信号Φｂｃｏｍが“Ｈ”レベルになってスイッチＳＷ６がオン状態になることにより、演算増幅器ＯＰの反転入力端の電圧がＮ（Ｃ１／Ｃ２）・（Ｖｉｎ−Ｖｒｅｆ）＋Ｖｃｏｍの電圧になる。

このようにして、入力信号Ｖｉｎを容量比Ｃ１／Ｃ２で信号増幅する積分演算の動作をＮ回繰り返すことにより、理解を容易にするためにＣ１＝Ｃ２とすると、入力信号ＶｉｎをＮ倍に増幅することができる。

ここで、画素２０から垂直信号線１１１を通してカラム回路１３に入力されるランダムノイズに着目とする、Ａ／Ｄ変換回路３０において、入力されるランダムノイズＶｉｎＮを入力容量Ｃ１でＮ回サンプルホールドして帰還容量Ｃ２で足し合わせているため、ノイズの分散がＮ倍となり、Ａ／Ｄ変換回路３０から出力されるＶｏｕｔＮは約√Ｎ・ＶｉｎＮとなる。したがって、入力信号ＶｉｎがＮ倍されても、ランダムノイズは約√Ｎ倍にしかならないためＳ／Ｎの良い画素信号を得ることができる。

＜Ａ／Ｄ変換の場合＞
次に、Ａ／Ｄ変換の場合について、図８、図９の動作説明図および図１０のタイミングチャートを用いて説明する。図９では、Ａ／Ｄ変換の動作に関係ないスイッチＳＷ１〜ＳＷ３，ＳＷ５，ＳＷ７，ＳＷ９および入力容量Ｃ１については省略している。

図１０のタイミングチャートにおいて、制御信号Φｂが“Ｌ”レベルになり、スイッチＳＷ５がオフ状態になった時点ｔ４１で、先述した容量比Ｃ１／Ｃ２による信号増幅の動作からＡ／Ｄ変換の動作に移行し、演算増幅器ＯＰは比較器として動作する。

以下では、理解を容易にするために、演算増幅器ＯＰの反転入力端の電圧が（Ｃ１／Ｃ２）・（Ｖｉｎ−Ｖｒｅｆ）＋Ｖｃｏｍの電圧になっている場合を例に挙げて説明するものとする。

・比較フェーズ
信号増幅後は最後に時刻ｔ４１でスイッチＳＷ５がオフし、次いで、時刻ｔ４２で制御信号Φｉが“Ｌ”レベルになることで、スイッチＳＷ３がオフ状態になる。その後、時刻ｔ４３で制御信号Φｂｃｏｍ，Φｃｍｐが“Ｈ”レベルになることで、スイッチＳＷ６，ＳＷ１０がオン状態になる。

スイッチＳＷ６がオン状態になることで、帰還容量Ｃ２の出力側（他端側）にコモン信号Ｖｃｏｍの電圧が与えられる。このとき、帰還容量Ｃ２の出力側の電圧Ｖｃｏｍは初期化時の電圧と異なっていても良い。この電圧Ｖｃｏｍは、比較器（演算増幅器ＯＰ）の動作電圧に調整される。

また、スイッチＳＷ１０がオン状態になることで、比較基準電圧Ｖｃｍｐが演算増幅器ＯＰの非反転入力端に与えられる。これにより、演算増幅器ＯＰは比較器として動作し、電圧（Ｃ１／Ｃ２）・（Ｖｉｎ−Ｖｒｅｆ）と比較基準電圧Ｖｃｍｐを比較する。

この比較動作において、（Ｃ１／Ｃ２）・（Ｖｉｎ−Ｖｒｅｆ）＞Ｖｃｍｐであれば、信号増幅のための積分演算の動作を中止し、（Ｃ１／Ｃ２）・（Ｖｉｎ−Ｖｒｅｆ）≦Ｖｃｍｐであれば、サンプルフェーズに戻ってもう一度積分演算の動作を行う（適応積分動作）。

・Ａ／Ｄ変換フェーズ
その後、時刻ｔ４４で制御信号Φｇｒｅｆが“Ｈ”レベルとなり、スイッチＳＷ８がオン状態になることで、ランプ波形の参照電圧Ｖｓｗが演算増幅器ＯＰの非反転入力端に与えられる。この参照電圧Ｖｓｗは、Ａ／Ｄ変換に必要な、時間的にある一定の傾きで変化する電圧である。

そして、この参照電圧Ｖｓｗを比較基準電圧とし、当該参照電圧Ｖｓｗと入力電圧（Ｃ１／Ｃ２）・（Ｖｉｎ−Ｖｒｅｆ）を比較する比較器（演算増幅器ＯＰ）と、図９に示すように、比較器の出力側に接続されたカウンタ４２により、本実施形態に係るＡ／Ｄ変換回路３０、即ち積分型Ａ／Ｄ変換回路が構成される。

この積分型Ａ／Ｄ変換回路３０において、カウンタ４２は、所定周期のクロックＣＫに同期してカウント動作を行うとともに、演算増幅器ＯＰの非反転入力端に参照電圧Ｖｓｗが与えられるタイミング（時刻ｔ４４）でカウント動作を開始する。そして、カウンタ４２は、入力電圧（Ｃ１／Ｃ２）・（Ｖｉｎ−Ｖｒｅｆ）が参照電圧Ｖｓｗを超えたときの演算増幅器ＯＰの出力（比較出力）に応答してカウント動作を停止する。

すなわち、比較器として動作する演算増幅器ＯＰは、入力電圧（Ｃ１／Ｃ２）・（Ｖｉｎ−Ｖｒｅｆ）をランプ波形の参照電圧Ｖｓｗと比較することにより、入力電圧（Ｃ１／Ｃ２）・（Ｖｉｎ−Ｖｒｅｆ）を時間軸方向の情報に変換する作用をなす。

そして、カウンタ４２は、演算増幅器ＯＰの比較動作の開始時刻から終了時刻までの期間においてクロックＣＫに同期してカウント動作を行うことで、時間軸方向の情報をカウント値（デジタル値）に変換する作用をなす。その結果、入力電圧（Ｃ１／Ｃ２）・（Ｖｉｎ−Ｖｒｅｆ）がデジタル値に変換される。

＜積分演算後にＡ／Ｄ変換を行う場合＞
図１１に、積分演算の動作により信号を増幅した後にＡ／Ｄ変換を行う場合のタイミング関係を示す。

図１１のタイミングチャートにおける時刻ｔ２８〜ｔ３２は図７のタイミングチャートにおける時刻ｔ２８〜ｔ３２に対応し、図１１のタイミングチャートにおける時刻ｔ４１〜ｔ４４は図１０のタイミングチャートにおける時刻ｔ４１〜ｔ４４に対応している。

すなわち、積分期間においては図７のタイミングチャートに基づく先述した積分演算の動作と同じ動作が行われ、Ａ／Ｄ変換期間においては図１０のタイミングチャートに基づく先述したＡ／Ｄ変換の動作と同じ動作が行われる。

なお、上述した回路動作の説明では、最初に容量比Ｃ１／Ｃ２による信号増幅、あるいは積分演算による信号増幅を行うとしたが、容量比Ｃ１／Ｃ２による信号増幅、あるいは積分演算による信号増幅を行う前に、回路を比較器として動作させて入力信号Ｖｉｎの大きさを判断し、入力信号Ｖｉｎの大きさに応じた増幅率で信号増幅を行うようにすることも可能である。

具体的には、入力信号Ｖｉｎの大きさを判断し、入力信号Ｖｉｎが所定の閾値以上の場合は相対的に低い増幅率で増幅し、入力信号Ｖｉｎが所定の閾値よりも小さい場合は相対的に大きい増幅率で増幅することで、入力信号Ｖｉｎの大きさに応じた適切な信号増幅を行うことができる。

信号増幅の増幅率は容量比Ｃ１／Ｃ２で決まる。したがって、容量Ｃ１，Ｃ２の少なくとも一方の容量値を入力信号Ｖｉｎの大きさに応じて変えることで、入力信号Ｖｉｎの大きさに応じた増幅率を設定することができる。

（本実施形態の作用効果）
以上説明したように、積分型Ａ／Ｄ変換の動作に必要な演算増幅器ＯＰ、帰還容量Ｃ２およびスイッチＳＷ６，ＳＷ８（図９参照）に加えて、少なくとも、入力容量Ｃ１およびスイッチＳＷ３〜ＳＷ４，ＳＷ７，ＳＷ９，ＳＷ１０を有し、これらスイッチＳＷ３〜ＳＷ４，ＳＷ７，ＳＷ９，ＳＷ１０を適当なタイミングでオン／オフ制御する構成を採ることで、入力信号Ｖｉｎを増幅した後Ａ／Ｄ変換を行うことができるため、信号増幅機能を持つＡ／Ｄ変換回路３０を実現できる。

このように、Ａ／Ｄ変換回路３０の回路構成素子を使い、異なる時間で信号増幅の動作を実行させることで、回路構成素子をＡ／Ｄ変換と信号増幅で共通化できるため、積分型Ａ／Ｄ変換回路に信号増幅回路を単純に組み合わせる場合に比べて、Ａ／Ｄ変換回路の占める面積を削減できる。

また、入力信号Ｖｉｎが小振幅ならば積分演算の効果により、入力信号Ｖｉｎのノイズについては入力換算で低減可能になるため、Ｓ／Ｎの良い積分型Ａ／Ｄ変換回路を実現できる。

さらに、入力信号Ｖｉｎが小振幅の場合、信号増幅機能によって入力信号Ｖｉｎが増幅されるために、参照電圧Ｖｓｗの時間的な傾きを粗くすることができ、その結果、Ａ／Ｄ変換の高速化と低消費電力化が可能になる。参照電圧Ｖｓｗの時間的な傾きを粗くしない場合は、積分演算の効果で小振幅のときの分解能の向上を図ることができる。

なお、上記実施形態では、Ａ／Ｄ変換回路３０をカラム回路１３内に配置する場合を例に挙げて説明したが、出力回路１５あるいはその後段に配置する場合にも同様に適用可能である。

ただし、カラム回路１３内に配置されるＡ／Ｄ変換回路として用いた場合には、例えばカラム回路１３を画素列ごとに配置する場合には、画素列ごとにＡ／Ｄ変換回路の占める面積を削減できることになるため、カラム回路部全体の占有面積を大幅に削減でき、その効果は極めて大である。

また、本実施形態に係るＡ／Ｄ変換回路３０は、可視光の光量に応じた信号電荷を物理量として検知する単位画素が行列状に配置されてなるＣＭＯＳイメージセンサ１０等の固体撮像装置への適用に限られるものではなく、信号増幅機能を持つ一般的な積分型Ａ／Ｄ変換回路として用いることが可能である。

ただし、ＣＭＯＳイメージセンサ１０等の固体撮像装置に適用することにより、次のような作用効果を得ることができる。すなわち、固体撮像装置に適用する場合は、画素ごとに増幅率を変えてＡ／Ｄ変換を行うことが可能になる。この場合、図３のコモン電圧Ｖｃｏｍを比較基準電圧Ｖｃｍｐに切り替えることで比較の閾値とする。

固体撮像装置では、小振幅の画素信号（入力信号）が低照度時の信号になる。したがって、先述した作用効果の説明から明らかなように、低照度領域において、画素信号のノイズを低減できるとともに、Ａ／Ｄ変換の高速化と低消費電力化、または分解能の向上を図ることができる。

また、大振幅の画素信号が高照度時の信号になる。この高照度領域はショットノイズが支配的な領域であり、高い分解能は不要である。したがって、高照度時には分解能を粗くすることで、Ａ／Ｄ変換動作の高速化が可能になる。

［変形例］
本発明は、可視光の入射光量の分布を検知して画像として撮像する固体撮像装置への適用に限らず、赤外線やＸ線、あるいは粒子等の入射量の分布を画像として撮像する固体撮像装置や、広義の意味として、圧力や静電容量など、他の物理量の分布を検知して画像として撮像する指紋検出センサ等の固体撮像装置（物理量分布検知装置）全般に対して適用可能である。

なお、固体撮像装置はワンチップとして形成された形態であってもよいし、撮像部と、信号処理部または光学系とがまとめてパッケージングされた撮像機能を有するモジュール状の形態であってもよい。

また、本発明は、固体撮像装置への適用に限られるものではなく、撮像装置にも適用可能である。ここで、撮像装置とは、デジタルスチルカメラやビデオカメラ等のカメラシステムや、携帯電話機などの撮像機能を有する電子機器のことを言う。なお、電子機器に搭載される上記モジュール状の形態、即ちカメラモジュールを撮像装置とする場合もある。

［撮像装置］
図１２は、本発明に係る撮像装置の構成の一例を示すブロック図である。図１２に示すように、本発明に係る撮像装置５０は、レンズ群５１を含む光学系、固体撮像装置５２、カメラ信号処理回路であるＤＳＰ回路５３、フレームメモリ５４、表示装置５５、記録装置５６、操作系５７および電源系５８等を有し、ＤＳＰ回路５３、フレームメモリ５４、表示装置５５、記録装置５６、操作系５７および電源系５８がバスライン５９を介して相互に接続された構成となっている。

レンズ群５１は、被写体からの入射光（像光）を取り込んで固体撮像装置５２の撮像面上に結像する。固体撮像装置５２は、レンズ群５１によって撮像面上に結像された入射光の光量を画素単位で電気信号に変換して画素信号として出力する。この固体撮像装置５２として、先述した実施形態に係るＣＭＯＳイメージセンサ１０が用いられる。

表示装置５５は、液晶表示装置や有機ＥＬ(electro luminescence)表示装置等のパネル型表示装置からなり、固体撮像装置５２で撮像された動画または静止画を表示する。記録装置５６は、固体撮像装置５２で撮像された動画または静止画を、ビデオテープやＤＶＤ(Digital Versatile Disk)等の記録媒体に記録する。

操作系５７は、ユーザによる操作の下に、本撮像装置が持つ様々な機能について操作指令を発する。電源系５８は、ＤＳＰ回路５３、フレームメモリ５４、表示装置５５、記録装置５６および操作系５７の動作電源となる各種の電源を、これら供給対象に対して適宜供給する。

上述したように、ビデオカメラやデジタルスチルカメラ、さらには携帯電話機等のモバイル機器向けカメラモジュールなどの撮像装置において、その固体撮像装置５２として先述した実施形態に係るＣＭＯＳイメージセンサ１０を用いることで、当該ＣＭＯＳイメージセンサ１０では、Ａ／Ｄ変換回路を有するカラム回路が占める面積を削減できるため、撮像装置の小型化に寄与できる。

本発明が適用されるＣＭＯＳイメージセンサの構成例を示すシステム構成図である。 単位画素の回路構成の一例を示す回路図である。 本発明の一実施形態に係るＡ／Ｄ変換回路の回路構成を示す回路図である。 Ａ／Ｄ変換回路における信号増幅の場合についての動作説明図（その１）である。 Ａ／Ｄ変換回路における信号増幅の場合についての動作説明図（その２）である。 Ａ／Ｄ変換回路における信号増幅の場合についての動作説明に供するタイミングチャートである。 Ａ／Ｄ変換回路における積分演算の動作の説明に供するタイミングチャートである。 Ａ／Ｄ変換回路におけるＡ／Ｄ変換の場合の場合についての動作説明図（その１）である。 Ａ／Ｄ変換回路におけるＡ／Ｄ変換の場合の場合についての動作説明図（その２）である。 Ａ／Ｄ変換回路におけるＡ／Ｄ変換の場合についての動作説明に供するタイミングチャートである。 積分演算の動作により信号を増幅した後にＡ／Ｄ変換を行う場合のタイミング関係を示すタイミングチャートである。 本発明に係る撮像装置の構成の一例を示すブロック図である。

符号の説明

１０…ＣＭＯＳイメージセンサ、１１…画素アレイ部、１２…垂直走査回路、１３…カラム回路、１４…水平走査回路、１５…出力回路、２０…単位画素、２１…フォトダイオード、２２…転送トランジスタ、２３…リセットトランジスタ、２４…増幅トランジスタ、２５…選択トランジスタ、２６…フローティングディフュージョン部（ＦＤ部）、３０…Ａ／Ｄ変換回路、４１…参照電圧発生源、４２…カウンタ、Ｃ１…入力容量、Ｃ２…帰還容量、ＯＰ…演算増幅器、ＳＷ１〜ＳＷ１０…スイッチ

Claims (9)

1. 入力信号と基準信号が順に一端に与えられる入力容量と、
   演算増幅器と、
   前記入力容量の他端と前記演算増幅器の第１入力端の間に接続され、信号増幅動作のときにオン状態になる第１スイッチと、
   前記演算増幅器の第１入力端に一端が接続された帰還容量と、
   前記帰還容量の他端と前記演算増幅器の出力端の間に接続され、前記入力容量に蓄積された電荷を前記帰還容量に転送するときにオン状態になる第２スイッチと、
   前記入力信号が前記入力容量の一端に与えられるとき、またはＡ／Ｄ変換動作のときに前記帰還容量の他端側に所定の電圧を選択的に与える第３スイッチと、
   前記入力信号が前記入力容量の一端に与えられるときに、前記演算増幅器の第１入力端と出力端の間を選択的に短絡する第４スイッチと、
   前記入力信号および前記基準信号が前記入力容量の一端に与えられるときに、前記所定の電圧を前記演算増幅器の第２入力端に与える第５スイッチと、
   Ａ／Ｄ変換動作のときにオン状態になって傾斜状の参照電圧を前記演算増幅器の第２の入力端に与える第６スイッチと
   を備えたことを特徴とするＡ／Ｄ変換回路。
2. 入力容量と、
   演算増幅器と、
   前記入力容量の他端と前記演算増幅器の第１入力端の間に接続された第１スイッチと、
   前記演算増幅器の第１入力端に一端が接続された帰還容量と、
   前記帰還容量の他端と前記演算増幅器の出力端の間に接続された第２スイッチと、
   前記帰還容量の他端側に所定の電圧を選択的に与える第３スイッチと、
   前記演算増幅器の第１入力端と出力端の間に接続された第４スイッチと、
   前記入力信号が前記入力容量の一端に与えられるときに、前記所定の電圧を前記演算増幅器の第２入力端に与える第５スイッチと、
   傾斜状の参照電圧を前記演算増幅器の第２の入力端に与える第６スイッチとを備えたことを特徴とするＡ／Ｄ変換回路において、
   先ず、前記第１スイッチ、前記第３スイッチ、前記第４スイッチおよび前記第５スイッチをオン状態にして入力信号を前記入力容量にサンプルホールドし、
   次いで前記第２スイッチをオン状態、前記第３スイッチおよび前記第４スイッチをオフ状態にして前記入力容量の一端に基準信号を与えることによって前記入力容量の蓄積電荷を前記帰還容量に転送することによって信号増幅動作を行い、
   前記信号増幅動作後に前記第１スイッチ、前記第２スイッチ、前記第４スイッチをオフ状態にし、前記第３スイッチおよび前記第５スイッチをオン状態にして当該第５スイッチを介して傾斜状の参照電圧を前記演算増幅器の第２の入力端に与えることによってＡ／Ｄ変換動作を行う
   ことを特徴とするＡ／Ｄ変換回路の制御方法。
3. 前記信号増幅動作を所定の回数繰り返して実行する
   ことを特徴とする請求項２記載のＡ／Ｄ変換回路の制御方法。
4. 前記信号増幅動作後に、前記演算増幅器の第１入力端の電圧を基準電圧と比較し、前記第１入力端の電圧が前記基準電圧よりも大きければ前記Ａ／Ｄ変換動作に移行し、前記第１入力端の電圧が前記基準電圧以下であれば前記信号増幅動作を繰り返す
   ことを特徴とする請求項３記載のＡ／Ｄ変換回路の制御方法。
5. 前記信号増幅動作の前に、前記入力信号の大きさを判定し、当該入力信号の大きさに応じて前記信号増幅動作のときの増幅率を、前記入力容量と前記帰還容量に比を持たせる、あるいは、前記帰還容量への電荷の転送を繰り返す、あるいは、これら２つの組み合わせにより設定する
   ことを特徴とする請求項２記載のＡ／Ｄ変換回路の制御方法。
6. 光電変換素子を含む単位画素が配置されてなる画素アレイ部と、
   前記画素アレイ部の各画素から出力される画素信号をデジタル信号に変換するＡ／Ｄ変換回路とを備え、
   前記Ａ／Ｄ変換回路は、
   前記画素信号と基準信号が順に一端に与えられる入力容量と、
   演算増幅器と、
   前記入力容量の他端と前記演算増幅器の第１入力端の間に接続され、信号増幅動作のときにオン状態になる第１スイッチと、
   前記演算増幅器の第１入力端に一端が接続された帰還容量と、
   前記帰還容量の他端と前記演算増幅器の出力端の間に接続され、前記入力容量に蓄積された電荷を前記帰還容量に転送するときにオン状態になる第２スイッチと、
   前記画素信号が前記入力容量の一端に与えられるとき、またはＡ／Ｄ変換動作のときに前記帰還容量の他端側に所定の電圧を選択的に与える第３スイッチと、
   前記画素信号が前記入力容量の一端に与えられるときに、前記演算増幅器の第１入力端と出力端の間を選択的に短絡する第４スイッチと、
   前記画素信号および前記基準信号が前記入力容量の一端に与えられるときに、前記所定の電圧を前記演算増幅器の第２入力端に与える第５スイッチと、
   Ａ／Ｄ変換動作のときにオン状態になって傾斜状の参照電圧を前記演算増幅器の第２の入力端に与える第６スイッチとを有する
   ことを特徴とする固体撮像装置。
7. 前記Ａ／Ｄ変換回路は、前記画素アレイ部の画素配列の列ごとまたは複数列ごとに設けられている
   ことを特徴とする請求項６記載の固体撮像装置。
8. 前記画素信号は、前記光電変換素子で光電変換された電荷に応じた信号レベルであり、
   前記基準信号は、前記単位画素がリセットされたときのリセットレベルである
   ことを特徴とする請求項６記載の固体撮像装置。
9. 光電変換素子を含む単位画素が配置されてなる画素アレイ部と、前記画素アレイ部の各画素から出力される画素信号をデジタル信号に変換するＡ／Ｄ変換回路とを備えた固体撮像装置と、
   入射光を前記固体撮像装置の撮像面上に結像する光学系とを具備し、
   前記Ａ／Ｄ変換回路は、
   前記画素信号と基準信号が順に一端に与えられる入力容量と、
   演算増幅器と、
   前記入力容量の他端と前記演算増幅器の第１入力端の間に接続され、信号増幅動作のときにオン状態になる第１スイッチと、
   前記演算増幅器の第１入力端に一端が接続された帰還容量と、
   前記帰還容量の他端と前記演算増幅器の出力端の間に接続され、前記入力容量に蓄積された電荷を前記帰還容量に転送するときにオン状態になる第２スイッチと、
   前記画素信号が前記入力容量の一端に与えられるとき、またはＡ／Ｄ変換動作のときに前記帰還容量の他端側に所定の電圧を選択的に与える第３スイッチと、
   前記画素信号が前記入力容量の一端に与えられるときに、前記演算増幅器の第１入力端と出力端の間を選択的に短絡する第４スイッチと、
   前記画素信号および前記基準信号が前記入力容量の一端に与えられるときに、前記所定の電圧を前記演算増幅器の第２入力端に与える第５スイッチと、
   Ａ／Ｄ変換動作のときにオン状態になって傾斜状の参照電圧を前記演算増幅器の第２の入力端に与える第６スイッチとを有する
   ことを特徴とする撮像装置。

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