JP2008259321A - モータ制御回路 - Google Patents

Abstract

【課題】モ―タ制御回路の全体をデジタル回路で構成することができ、構成の簡略化およびゲイン設定と回転数設定を容易に設定できることを目的とする。
【解決手段】モ―タの回転数は回転指令クロックＣＬＫｓｅｔの周期により設定し、第３の基準クロックＣＬＫ３および第４の基準クロックＣＬＫ４の周波数を変えることにより、ＰＷＭ基準信号ＰＷＭｒｅｆと速度偏差Ｓｄｉｆと速度判別信号Ｓｊに応じて得られる速度偏差ＰＷＭ駆動信号ＰＷＭｓｄｉｆと、位相偏差Ｐｄｉｆと位相判別信号Ｐｊに応じて得られる位相偏差ＰＷＭ駆動信号ＰＷＭｐｄｉｆのデューティを変更して、モータのＰＷＭ駆動信号ＰＷＭｄｒｖのゲインを設定する。
【選択図】図２

Description

本発明はモータ制御回路に係り、特に回転数制御の速度検出及び位相検出とデジタル式パルス幅変調（ＰＷＭ）回路にてＰＷＭ駆動信号の作成方式に関するものである。

従来、モ―タの回転速度を一定とするように制御するモータ制御回路は、モ―タに設けられたパルスエンコ―ダにより発生する、モ―タの回転速度に対応した周波数の速度パルスを入力し、モ―タの基準回転速度に対応した周波数の基準パルスを発生する基準パルス発生回路と、前記速度パルスと基準パルスとの偏差を検出する偏差検出回路と、各パルスの偏差に対応するパルス幅の駆動パルスを発生するパルス幅変調（ＰＷＭ）回路と、パルス幅変調回路の出力に対応してモ―タへの駆動電力を出力／停止する。

上記各回路は構成の小形化および低コスト化のためにほとんどデジタル回路化されているが、前記各回路のうち、パルス幅変調回路はアナログ回路が用いられることが多い。

図５に従来のアナログ式パルス幅変調回路を示す。図５において、１１０はアナログ式パルス幅変調回路で、偏差検出回路１０７から受け渡される偏差に対応するデジタルデ―タをアナログ信号に変換するデジタル／アナログ変換回路１０６と、デジタル／アナログ変換回路１０６からのアナログ信号が入力される比較回路１０３と、比較回路１０３のもう一方に入力される、三角波を発生する三角波発生回路１０４とにより構成されている。

そして、デジタル／アナログ変換回路１０６からのアナログ信号と、三角波発生回路１０４からの三角波とが比較回路１０３で比較され、三角波が大きければ比較回路の出力である駆動信号はハイレベルになる。逆に三角波が小さければ比較回路１０３の駆動信号はロ―レベルになる。これにより、三角波の一周期内で駆動信号のハイレベルまたはローレベルが切換えられ、モ―タをパルス幅変調方式の駆動信号で一定回転速度となるように制御する。

モータ制御回路の制御ゲインの設定は、上記偏差検出回路１０７の出力を抵抗、コンデンサ、オペアンプで構成されるアナログの積分アンプで増幅し、このアナログの積分アンプのゲインを設定することにより行われる。（例えば特許文献１参照）
上記従来のアナログ式パルス幅変調回路は、制御回路全体の構成が大形化し、しかもコストが高いという課題を有している。

また、モータ制御回路にマイコン等を用いる場合には、制御ゲインを設定するために乗算等の演算にて処理を行い、デジタル信号からＰＷＭのデューティに変換して出力する構成が一般的に採用されるが、乗算器等の演算器は精度を確保するには回路規模が大きくなり、小規模のゲ―トアレイＩＣ（集積回路）には適用が困難である。

そこで、演算器を用いず、カウンタ、コンパレータ等のディタル素子のみを組み合わせてパルス幅変調回路を含むモータの制御回路全体を構成する技術が提案されている。（例えば特許文献２参照）
図６に上記特許文献２に記載されたモータの制御回路のブロック図を示す。図６において、制御回路６１２は、モ―タ６１３に設定される基準速度に対応する速度デ―タＳｓを、１０進数形式のデ―タで発生する速度設定部６１４と、前記速度デ―タＳｓが入力される基準パルス発生手段であるレ―トマルチプライヤ６１５とを備える。レ―トマルチプライヤ６１５には、予め定める周波数ｆｃｋのクロック信号ＣＫ１が供給され、前記入力さ
れる速度デ―タＳｓの値で前記クロック信号ＣＫ１を分周して、周波数ｆｉの基準パルスである基準クロック信号ＣＫ２を出力する。

一方、回転数が制御されるモ―タ６１３に関連して設けられ、モ―タ６１３の回転速度Ｎ（ｒｐｍ）に対応して、モ―タ６１３の１回転当りＢ個のパルスの割合で周波数ｆＦＧｆＦＧ＝Ｎ＊Ｂ／６０
の速度パルスＰ１を発生する速度パルス発生回路６１７が備えられる。発生された速度パルスｆＦＧは周波数増幅器６１８において、別途接続されるゲイン設定部６１９で設定されるゲインＧにより、周波数ｆ０
ｆ０＝Ｇ＊ｆＦＧ
＝Ｇ＊Ｎ＊Ｂ／６０
の速度パルスＰ２に変換される。

前記基準クロック信号ＣＫ２および速度パルスＰ２は、速度偏差アップダウンカウンタ６１６の端子ＵＰ、ＤＮにそれぞれ入力される。速度偏差アップダウンカウンタ６１６は、前記基準クロック信号ＣＫ２が端子ＵＰに入力されている期間はアップカウント動作を行い、速度パルスＰ２が端子ＤＮに入力されている期間はダウンカウント動作を行う。速度偏差アップダウンカウンタ６１６は、基準クロック信号ＣＫ２と速度パルスＰ２の周波数の偏差に対応したアップカウントあるいはダウンカウントのカウント動作を行い、前記偏差が零になると一定値のカウント値を出力する。このカウント結果は、例として２進数形式のカウント値Ａとして、ＰＷＭ回路６１１に入力される。

ＰＷＭ回路６１１は前記カウント値Ａを他のデジタル値と比較し、その大小関係に従ってハイレベルあるいはロ―レベルの制御信号Ｓｗを出力する。この制御信号Ｓｗはモ―タ駆動回路６２０に入力され、制御信号Ｓｗがハイレベルの期間はモ―タ６１３に駆動電力が供給され、制御信号Ｓｗがロ―レベルの期間はモ―タ６１３への駆動電力の供給が停止される。

以上のような閉ル―プを構成するモ―タ制御回路６１２において、ｆｉ＝ｆ０が成立する場合には、モ―タ６１３の回転数は一定になり、ゲイン設定部６１９で適切なゲインＧを設定することにより、モ―タ６１３の制御を安定して行うことができる。
特公昭６３−１０６６８号公報 特開平５−２３６７８０号公報

しかしながら、上記従来の構成では、モ―タ６１３の回転数Ｎ［ｒｐｍ］は、以下の式から、
Ｎ＝６０＊ｆ０／（Ｇ＊Ｂ）
となり、ゲインＧを変えることによってモータの回転数も同時に変化してしまうので、同時に基準クロックｆｉ（＝ｆｏ）も変更しなければならないという課題があった。

本発明は、このような従来の課題を解決するものであり、簡単な構成でゲインと回転数を独立して容易に設定できるモータ制御回路を提供することを目的とする。

上記課題を解決するために本発明は、モ―タの回転速度に対応した周波数の速度パルスと第1の基準クロックとモータの回転速度を設定する回転指令クロックとを入力し、前記速度パルスの周期を前記第１の基準クロックにてカウントする第１のカウンタと、この第１のカウンタのカウント値を保持する第１のレジスタと、前記回転指令クロックの周期を
前記第１の基準クロックにてカウントする第２のカウンタと、この第２のカウンタのカウント値を保持する第２のレジスタとを備え、前記第１のレジスタと前記第２のレジスタの値を比較し、前記モータが前記回転指令クロックにより設定された回転数より速いか遅いかを判別して速度判別信号を出力する比較器と、前記第１のレジスタと前記第２のレジスタの値を減算して速度偏差として出力する減算器とにより構成される速度偏差検出回路と、
前記速度パルスと前記回転指令クロックと第２の基準クロックとを入力し、前記速度パルスと前記回転指令クロックとの位相を比較して位相差を出力するとともに位相判別信号を出力する位相比較器と、この位相比較器の位相差出力のパルス幅を前記第２の基準クロックにてカウントする第３のカウンタと前記第３のカウンタのカウント値を保持し位相偏差として出力する第３のレジスタとにより構成される位相偏差検出回路と、モータのＰＷＭ駆動用のＰＷＭ基準信号と前記速度偏差と前記速度判別信号とを入力し、この速度判別信号が遅い状態を示す時は前記ＰＷＭ基準信号に前記速度偏差出力を付加し、前記速度判別信号が早い状態を示す時は前記ＰＷＭ基準信号から前記速度偏差出力を減じることにより速度偏差ＰＷＭ駆動信号を生成する速度偏差ＰＷＭ出力回路と、この速度偏差ＰＷＭ出力回路の出力と前記位相偏差と前記位相判別信号とを入力し、前記位相判別信号が遅れた状態を示す時は前記速度偏差ＰＷＭ駆動信号に前記位相偏差出力を付加し、前記位相判別信号が進んだ状態を示す時は前記速度偏差ＰＷＭ駆動信号から前記位相偏差出力を減じて位相偏差ＰＷＭ駆動信号を出力する位相偏差ＰＷＭ出力回路とにより構成されるパルス幅変調回路とを備え、このパルス幅変調回路の前記速度偏差ＰＷＭ出力回路は、前記ＰＷＭ基準信号と前記速度判別信号を入力する第１のエクスクルーシブＯＲゲートと、前記速度偏差を入力し、第３の基準クロックにてカウントする第４のカウンタと、この第４のカウンタのカウント出力と前記ＰＷＭ基準信号とを入力し、速度偏差ＰＷＭ駆動信号を出力する第２のエクスクルーシブＯＲゲートとを備え、前記第４のカウンタは、前記第１のエクスクルーシブＯＲゲート出力の立下りエッジにて前記速度偏差をプリセットしてダウンカウントを開始し、カウント中はハイレベルを出力し、カウント値がゼロの時にカウントを停止する様に構成され、前記パルス幅変調回路の前記位相偏差ＰＷＭ出力回路は、前記速度偏差ＰＷＭ駆動信号と前記位相判別信号を入力する第３のエクスクルーシブＯＲゲートと、前記位相偏差を入力し第４の基準クロックにてカウントする第５のカウンタと、前記速度偏差ＰＷＭ駆動信号と前記第５のカウンタのカウント出力を入力し、位相偏差ＰＷＭ駆動信号を出力する第４のエクスクルーシブＯＲゲートとを備え、前記第５のカウンタは、前記第３のエクスクルーシブＯＲゲート出力の立下りエッジにて前記速度偏差をプリセットしてダウンカウントを開始し、カウント中はハイレベルを出力し、カウント値がゼロの時カウントを停止する様に構成され、前記第３の基準クロックおよび第４の基準クロックの周波数をそれぞれ変更して前記パルス幅変調回路から出力される前記速度偏差ＰＷＭ駆動信号または前記位相偏差ＰＷＭ駆動信号のデュ−ティを変更することにより、モータのＰＷＭ駆動ゲインを調整可能としたモータ制御回路である。

本発明の請求項１に記載の発明によれば、モ―タの回転数は回転指令クロックの周期により設定可能であり、ゲインはパルス幅変調回路のＰＷＭ駆動信号を生成する第４のカウンタおよび第５のカウンタの第３の基準クロックおよび第４の基準クロックの周波数をそれぞれ変更して、ＰＷＭ駆動信号のデュ−ティを変更することにより、モータのＰＷＭ駆動ゲインを設定することが可能であるので、回転数とゲイン設定を個別に設定することができるという効果を有する。
また、基準クロックの周波数を変更するだけでゲイン設定ができるという効果を有する。

請求項３に記載の発明によれば、モータの回転数が設定偏差幅以上のズレがある場合は、速度偏差のみで、モータの回転数を設定範囲内に追い込むことにより、応答性を速くすることが可能である。また設定範囲内に納まると、位相偏差を合成することにより制御の
安定性が確保できるという効果を有する。

以下本発明を実施するための最良の形態について、図面を参照して説明する。

（実施の形態１）
図１は本発明の実施の形態１によるモータ制御回路のブロック図である。図１においてモ―タに設けられてモ―タの回転速度に対応した周波数の速度パルスＰが第１のカウンタ１に入力され、この速度パルスＰの周期を第１の基準クロックＣＬＫ１にてカウントする。この第１のカウンタ１のカウント値は第１のレジスタ２に受け渡されて保持される。モ―タの回転数を設定する回転指令クロックＣＬＫｓｅｔが第２のカウンタ３に入力され、この回転指令クロックＣＬＫｓｅｔの周期を第１の基準クロックＣＬＫ１にてカウントする。この第２のカウンタ３のカウント値は第２のレジスタ４に受け渡されて保持される。そして、第１のレジスタ２と第２のレジスタ４の出力は比較器８および減算器９に入力される。比較器８により第１のレジスタ２と第２のレジスタ４の値を比較して、モータが回転指令クロックＣＬＫｓｅｔにより設定された回転数より速いか、遅いかを示す速度判別信号Ｓｊを出力する。減算器９により第１のレジスタ２と第２のレジスタ４の値を減算し速度偏差Ｓｄｉｆを出力する。以上により速度偏差検出回路４０が構成されている。

また、速度パルスＰと回転指令クロックＣＬＫｓｅｔは位相比較器５にも入力されており、速度パルスＰと回転指令クロックＣＬＫｓｅｔとの位相差と、この位相差に基づきモータの位相が進んでいるか遅れているかを示す位相判別信号Ｐｊとを出力する。そして、この位相差は第３のカウンタ６に入力され、その出力パルス幅を第２の基準クロックＣＬＫ２にてカウントする。この第３のカウンタ６のカウント値は第３のレジスタ７に受け渡されて保持されて、その出力を位相偏差Ｐｄｉｆとして出力する。以上により位相偏差検出回路４１が構成されている。

そして、デュ−ティが５０％のＰＷＭ基準信号ＰＷＭｒｅｆと、速度偏差検出回路４０からの速度偏差Ｓｄｉｆと速度判別信号Ｓｊとが速度偏差ＰＷＭ出力回路１０に入力され、速度判別信号Ｓｊが遅い回転を示す時はＰＷＭ基準信号ＰＷＭｒｅｆに速度偏差Ｓｄｉｆを付加し、速度判別信号Ｓｊが早い回転を示す時はＰＷＭ基準信号ＰＷＭｒｅｆから速度偏差Ｓｄｉｆを減じることにより速度偏差ＰＷＭ駆動信号ＰＷＭｓｄｉｆを生成する。この速度偏差ＰＷＭ駆動信号ＰＷＭｓｄｉｆと位相偏差検出回路４１からの位相偏差Ｐｄｉｆと前記位相判別信号Ｐｊとが位相偏差ＰＷＭ出力回路１１に入力され、位相判別信号Ｐｊが遅れた状態を示す時は速度偏差ＰＷＭ駆動信号ＰＷＭｓｄｉｆに位相偏差Ｐｄｉｆを付加し、位相判別信号Ｐｊが進んだ状態を示す時は速度偏差ＰＷＭ駆動信号ＰＷＭｓｄｉｆから位相偏差Ｐｊを減じることにより位相偏差ＰＷＭ駆動信号ＰＷＭｐｄｉｆを生成する。以上の速度偏差ＰＷＭ出力回路１０と位相偏差ＰＷＭ出力回路１１によりパルス幅変調回路１２が構成されている。

上記の速度偏差検出回路４０と、位相偏差検出回路４１とパルス幅変調回路１２とにより、モータの制御回路が構成されている。

図２は、より詳細な本発明の実施の形態１におけるモータ制御回路のブロック図である。

以下に上記構成によるモータ制御回路の動作の詳細を説明する。

モ―タの回転速度に対応した周波数の速度パルスＰを１／２分周器５０により１／２分周して第１のカウンタ１のＣＬＲ端子に入力し、Ｌレベルで第１のカウンタ１の出力をク
リヤする。第１のカウンタ１は、１／２分周器５０の出力がＨレベルの区間は第１の基準クロックＣＬＫ１をアップカウントし、第１のカウンタ１がフルカウントするとＣＡＲＹ端子よりＬレベルを出力してカウント動作を停止する。

第１のカウンタ１の出力データは第１のレジスタ２に受け渡されて、１／２分周器５０の出力と第１のカウンタ１のＣＡＲＹ出力が入力されるＡＮＤ５２の出力（論理積）の立下りエッジのタイミングで保持される。

同様に回転数指令クロックＣＬＫｓｅｔを１／２分周器５１にて１／２分周して第２のカウンタ３のＣＬＲ端子に入力し、Ｌレベルで第２のカウンタ３の出力をクリヤする。第２のカウンタ３は、１／２分周５１器の出力がＨレベルの区間は第１の基準クロックをアップカウントし、第２のカウンタ３がフルカウントするとＣＡＲＹ端子よりＬレベルを出力してカウント動作を停止する。

第２のカウンタ３の出力データは第２のレジスタ４に受け渡されて、１／２分周器５１の出力と第２のカウンタ３のＣＡＲＹ出力が入力されるＡＮＤ５３の出力（論理積）の立下りエッジのタイミングで保持される。

第１のレジスタ２と第２のレジスタ４の出力データは比較器８に入力されて比較され、速度判別信号Ｓｊとして出力される。同時に、第１のレジスタ２と第２のレジスタ４の出力データは減算器９に入力されて、絶対値を減算処理されて、速度偏差Ｓｄｉｆが出力される。速度判別信号Ｓｊは、第１のレジスタ２の出力データが第２のレジスタ４の出力データより大きい時にＨレベルとなる。この時は速度パルスＰの周波数が回転指令クロックＣＬＫｓｅｔより低いことを意味しており、モータの回転数が遅い時に速度判別信号ＳｊはＨレベルを出力する。逆に第１のレジスタ２の出力データが第２のレジスタ４の出力データが小さい時にＬレベルを出力する。即ちモータの回転数が高い時に速度判別信号ＳｊはＬレベルを出力する。以上により速度偏差検出回路４０が構成されている。

速度パルスＰと回転指令クロックＣＬＫｓｅｔはさらに位相比較器５にも入力されて位相差を検出され、位相差のパルスを出力する。同時に速度パルスＰが回転指令クロックＣＬＫｓｅｔより遅れている時にはＨレベルの、逆に進んでいる時にはＬレベルの位相判別信号Ｐｊを出力する。

そして、位相比較器５の位相差のパルス出力は第３のカウンタ６に入力され、第３のカウンタ６は第２の基準クロックをカウントし、フルカウントするとＣＡＲＹ端子よりＬレベルを出力してカウント動作を停止する。

第３のカウンタ６の出力データは第３のレジスタ７に入力され、位相比較器５のパルス出力と第３のカウンタ６のＣＡＲＹ出力が入力されるＡＮＤ５４の出力（論理積）の立下りエッジのタイミングで保持される。そして第３のレジスタ７の出力データが位相偏差データＰｄｉｆとして出力される。以上により位相偏差検出回路４１が構成されている。

次にパルス幅変調回路１２の構成について説明する。
ＰＷＭ基準信号ＰＷＭｒｅｆと速度偏差検出回路４０から出力される速度判別信号Ｓｊは第１のエクスクルーシブＯＲゲート５７に入力される。そして、速度偏差検出回路４０から出力される速度偏差Ｓｄｉｆは、第４のカウンタ５５に入力され、第３の基準クロックＣＬＫ３によりカウントされる。第４のカウンタ５５は、第１のエクスクルーシブＯＲゲート５７の出力の立下りエッジで速度偏差Ｓｄｉｆをプリセットするとともにダウンカウントを開始し、カウント中はハイレベルを出力して、ゼロにてカウントを停止する。

ＰＷＭ基準信号ＰＷＭｒｅｆと第４のカウンタ５５のカウント出力は第２のエクスクルーシブＯＲゲート５８に入力され、この第２のエクスクルーシブＯＲゲート５８から速度偏差ＰＷＭ駆動信号ＰＷＭｓｄｉｆを出力する。

この速度偏差ＰＷＭ駆動信号ＰＷＭｓｄｉｆと位相判別信号Ｐｊは第３のエクスクルーシブＯＲゲート５９に入力される。

そして、位相偏差検出回路４１から出力される位相偏差Ｐｄｉｆは、第５のカウンタ５６に入力され、第４の基準クロックＣＬＫ４によりカウントされる。第５のカウンタ５６は、第３のエクスクルーシブＯＲゲート５９出力の立下りエッジで、位相偏差Ｐｄｉｆをプリセットするとともに、ダウンカウントを開始し、カウント中はハイレベルを出力して、ゼロにてカウントを停止する。

速度偏差ＰＷＭ駆動信号ＰＷＭｓｄｉｆと第５のカウンタ５６のカウント出力は第４のエクスクルーシブＯＲゲート６０に入力され、この第４のエクスクルーシブＯＲゲート６０から位相偏差ＰＷＭ駆動信号ＰＷＭｐｄｉｆを出力する。

以上によりパルス幅変調回路１２が構成されている。

図３（ａ）はモータの回転速度が遅い時、そして、図３（ｂ）はモータの回転速度が速い時の本方式における速度制御回路の速度偏差ＰＷＭ駆動信号ＰＷＭｓｄｉｆに関連する信号のタイミング図である。

速度パルスＰおよび回転指令信号ＣＬＫｓｅｔをそれぞれ１／２分周し、その分周された出力のハイレベル区間をそれぞれ第１カウンタおよび第２カウンタによりカウントする。
そして第１カウンタのカウント値ａ１と第２カウンタのカウント値ａ２の絶対値減算することにより速度偏差Ｓｄｉｆとして（ａ１−ａ２）を得る。図３（ａ）に示すように、モータの回転速度が遅い時はａ１＞ａ２となるので速度判別信号ＳｊとしてＨ（ハイレベル）を出力する。即ちＳｊがＨの時はモータ回転速度が遅い（Ｓｌｏｗ状態）であることを示す。

そして速度判別信号ＳｊがＨの時は、第４カウンタにより第３の基準クロックＣＬＫ３を速度偏差Ｓｄｉｆの値（ａ１−ａ２）になる迄カウントした時間を、デューティ５０％のＰＷＭ基準信号ＰＷＭｒｅｆのＨレベル区間に足し合わせて速度偏差ＰＷＭ駆動信号ＰＷＭｓｄｉｆが出力される。従って、モータ回転速度が遅い時は速度偏差ＰＷＭ駆動信号ＰＷＭｓｄｉｆのデューティは５０％を超える値となる。

逆にモータ回転速度が速い時には、図３（ｂ）に示すように第１カウンタのカウント値ｂ１が第２カウンタのカウント値ｂ２より小さいので速度偏差Ｓｄｉｆは（ｂ２−ｂ１）となり、速度判別信号ＳｊとしてＬ（ロウレベル）を出力する。即ちＳｊがＬの時はモータ回転速度が早い（Ｆａｓｔ状態）であることを示す。

そして速度判別信号ＳｊがＬの時は、第４カウンタにより第３の基準クロックＣＬＫ３を速度偏差Ｓｄｉｆの値（ｂ２−ｂ１）になる迄カウントした時間を、デューティ５０％のＰＷＭ基準信号ＰＷＭｒｅｆのＨレベル区間から減じて速度偏差ＰＷＭ駆動信号ＰＷＭｓｄｉｆが出力される。従って、モータ回転速度が速い時は速度偏差ＰＷＭ駆動信号ＰＷＭｓｄｉｆのデューティは５０％未満となる。

本実施の形態においては、さらに、速度偏差検出回路４０の第２のレジスタ４の出力デ
ータをシフトレジスタ６２により右にシフトして得られる設定回転数の許容範囲のデータと、速度パルスＰと、速度偏差検出回路４０の減算器９から得られた速度偏差Ｓｄｉｆを比較器６３に入力して、速度偏差Ｓｄｉｆの値が、モータが設定回転数の設定偏差幅（本実施例ではシフトレジスタ６２で右に５ｂｉｔシフトして６．２５％としている）以内に納まったどうかを示す回転数ロック信号Ｄｌｏｃｋを出力する。そして速度偏差ＰＷＭ駆動信号ＰＷＭｓｄｉｆと位相偏差ＰＷＭ駆動信号ＰＷＭｐｄｉｆが入力されるセレクタ６１を回転数ロック信号Ｄｌｏｃｋにより切換えて、ＰＷＭ駆動信号ＰＷＭｄｒｖを出力する構成となっている。

即ち、回転数ロック信号Ｄｌｏｃｋにより、ＰＷＭ駆動信号ＰＷＭｄｒｖとして、速度偏差ＰＷＭ駆動信号ＰＷＭｓｄｉｆのみを出力するか、位相偏差Ｐｄｉｆを合成した位相偏差ＰＷＭ駆動信号ＰＷＭｐｄｉｆを出力するかを切換える構成を備えている。

この構成により、モータの回転数が設定偏差幅以上のズレがある場合は、速度偏差Ｓｄｉｆのみで、モータの回転数を設定範囲内に追い込むことにより、応答性を速くすることが可能である、また設定範囲内に納まると、位相偏差Ｐｄｉｆを合成することにより制御の安定性が確保できるという効果を有する。

図４は本発明の速度偏差ＳｄｉｆとＰＷＭ駆動信号ＰＷＭｄｒｖ（速度偏差ＰＷＭ駆動信号ＰＷＭｓｄｉｆが出力されている）のデュ−ティの関係を示すグラフである。

Ｘ軸は速度偏差Ｓｄｉｆ、Ｙ軸はＰＷＭ駆動信号ＰＷＭｄｒｖのデューティである。
Ｘ軸は、モータの回転速度が遅くなる方向を速度偏差Ｓｄｉｆが正方向に増加する方向としている。Ｘ軸とＹ軸の交点のＸ軸の値は速度偏差Ｓｄｉｆ＝０、即ち回転速度が設定回転数に一致した状態であり、Ｙ軸の値はデューティ＝５０％である。Ｘ−Ｙ座標上に描かれた直線の傾斜がＰＷＭ駆動のゲインを表し、傾斜が大きい程小さな速度偏差Ｓｄｉｆに対し、大きなデューティのＰＷＭ駆動信号ＰＷＭｄｒｖ（速度偏差ＰＷＭ駆動信号ＰＷＭｓｄｉｆ）が得られる。即ちゲインが大きくなる。

図２に示すパルス幅変調回路１２は、上記したように速度偏差Ｓｄｉｆを第４のカウンタ５５により第３の基準クロックＣＬＫ３をカウントし、カウント中の期間を速度判別信号Ｓｊに応じて、ＰＷＭ基準信号ＰＷＭｒｅｆに付加あるいは減算することによりデュ−ティが変化する速度偏差ＰＷＭ駆動信号ＰＷＭｓｄｉｆを生成している。

従って、この時、第３の基準クロックＣＬＫ３の周波数を下げると、ＰＷＭ基準信号ＰＷＭｒｅｆに付加される第４のカウンタ５５のカウント中の時間が長くなるので、速度偏差ＰＷＭ駆動信号ＰＷＭｓｄｉｆのデュ−ティが増大し、逆に第３の基準クロックＣＬＫ３の周波数を上げると第４のカウンタ５５のカウント中の時間が短くなるのでデュ−ティが減少する特性を示す。

同様に、位相偏差Ｐｄｉｆは、第５のカウンタ５６により第４の基準クロックＣＬＫ４をカウントし、カウント中の期間を位相判別信号Ｐｊに応じて、速度偏差ＰＷＭ駆動信号ＰＷＭｓｄｉｆに付加あるいは減算することによりデュ−ティが変化する位相偏差ＰＷＭ駆動信号ＰＷＭｐｄｉｆを生成している。

従って、第４のカウンタ５５および第５のカウンタ５６の第３の基準クロックＣＬＫ３および第４の基準クロックＣＬＫ４の周波数をそれぞれ変更することにより、速度偏差ＰＷＭ駆動信号ＰＷＭｓｄｉｆまたは位相偏差ＰＷＭ駆動信号ＰＷＭｐｄｉｆを選択して出力されるＰＷＭ駆動信号ＰＷＭｄｒｖのデュ−ティのゲインを調整することができる。
これにより、速度偏差ＳｄｉｆによるＰＷＭデュ−ティのゲインと位相偏差Ｐｄｉｆによ
るＰＷＭデュ−ティのゲインを個別に設定することが可能であり、またゲイン設定を基準クロックの周波数により設定することができる。

なお、以上の説明では、ＰＷＭ基準信号ＰＷＭｒｅｆのデューティを５０％としたが、モータの回転制御の安定点が５０％で構成した例で説明したが、ＰＷＭ基準信号ＰＷＭｒｅｆのデューティは、モータの回転制御安定点に応じて、任意の値に設定しても同様に実施可能である。

また、図２においては、速度パルスＰ及び回転指令クロックＣＬＫｓｅｔを１／２分周して立ち上がりまたは立下りの片側エッジを検出し、第1のカウンタ１および第２のカウンタのスタートおよびリセットを行っているが、１／２分周を省略してそれぞれの両側エッジを検出して前記各カウンタのスタート、リセットを行い、毎回周期をカウントしレジスタにより保持することも同様に実施可能である。

また、以上の説明では、回転数ロック検出回路６４の回転数ロック範囲をシフトレジスタ６２を用いて右５ｂｉｔシフトすることにより、６．２５％としたが、任意の回転数ロック範囲を指定することも同様に実施可能である。

本発明に係るモータ制御回路は、回転数とゲイン設定を個別に設定が可能なデジタル方式のＰＷＭ駆動回転数制御方式として有用である。

本発明の実施の形態１によるモータ制御回路を示すブロック図 本発明の実施の形態１によるモータ制御回路を示す詳細図 （ａ）本発明の実施の形態１におけるモータの回転速度が遅い場合のモータ制御回路動作説明のためのタイミングチャート、（ｂ）本発明の実施の形態１におけるモータの回転速度が早い場合のモータ制御回路動作説明のためのタイミングチャート 本発明の速度偏差とＰＷＭ駆動信号のデュ−ティの関係を示すグラフ 従来のアナログ式のパルス幅検出回路のブロック図 従来のデジタル式の制御回路のブロック図

符号の説明

１ 第１のカウンタ
２ 第１のレジスタ
３ 第２のカウンタ
４ 第２のレジスタ
５ 位相比較器
６ 第３のカウンタ
７ 第３のレジスタ
８、６３ 比較器
９ 減算器
１０ 速度偏差ＰＷＭ出力回路
１１ 位相偏差ＰＷＭ出力回路
１２、１１０ パルス幅変調回路
４０ 速度偏差検出回路
４１ 位相偏差検出回路
５０、５１ １／２分周器
５２、５３、５４ ＡＮＤ
５５ 第４のカウンタ
５６ 第５のカウンタ
５７、５８、５９、６０ エクスクルーシブＯＲゲート
６１ セレクタ
６２ シフトレジスタ
６４ 回転数ロック検出回路
１０３ 比較回路
１０４ 三角波発生回路
１０６ デジタル／アナログ変換回路
１０７ 偏差検出回路
６１１ ＰＷＭ回路
６１２ モータ制御回路
６１３ モータ
６１５ レートマルチプライヤ
６１６ 速度偏差アップダウンカウンタ
６１７ 速度パルス発生回路
６１８ 周波数増幅器
６１９ ゲイン設定部
６２０ モータ駆動回路

Claims (3)

1. モ―タの回転速度に対応した周波数の速度パルスと第1の基準クロックとモータの回転速度を設定する回転指令クロックとを入力し、前記速度パルスの周期を前記第１の基準クロックにてカウントする第１のカウンタと、この第１のカウンタのカウント値を保持する第１のレジスタと、前記回転指令クロックの周期を前記第１の基準クロックにてカウントする第２のカウンタと、この第２のカウンタのカウント値を保持する第２のレジスタとを備え、前記第１のレジスタと前記第２のレジスタの値を比較し、前記モータが前記回転指令クロックにより設定された回転数より速いか遅いかを判別して速度判別信号を出力する比較器と、前記第１のレジスタと前記第２のレジスタの値を減算して速度偏差として出力する減算器とにより構成される速度偏差検出回路と、前記速度パルスと前記回転指令クロックと第２の基準クロックとを入力し、前記速度パルスと前記回転指令クロックとの位相を比較して位相差を出力するとともに位相判別信号を出力する位相比較器と、この位相比較器の位相差出力のパルス幅を前記第２の基準クロックにてカウントする第３のカウンタと前記第３のカウンタのカウント値を保持し位相偏差として出力する第３のレジスタとにより構成される位相偏差検出回路と、モータのＰＷＭ駆動用のＰＷＭ基準信号と前記速度偏差と前記速度判別信号とを入力し、この速度判別信号が遅い状態を示す時は前記ＰＷＭ基準信号に前記速度偏差出力を付加し、前記速度判別信号が早い状態を示す時は前記ＰＷＭ基準信号から前記速度偏差出力を減じることにより速度偏差ＰＷＭ駆動信号を生成する速度偏差ＰＷＭ出力回路と、この速度偏差ＰＷＭ出力回路の出力と前記位相偏差と前記位相判別信号とを入力し、前記位相判別信号が遅れた状態を示す時は前記速度偏差ＰＷＭ駆動信号に前記位相偏差出力を付加し、前記位相判別信号が進んだ状態を示す時は前記速度偏差ＰＷＭ駆動信号から前記位相偏差出力を減じて位相偏差ＰＷＭ駆動信号を出力する位相偏差ＰＷＭ出力回路とにより構成されるパルス幅変調回路とを備え、このパルス幅変調回路の前記速度偏差ＰＷＭ出力回路は、前記ＰＷＭ基準信号と前記速度判別信号を入力する第１のエクスクルーシブＯＲゲートと、前記速度偏差を入力し、第３の基準クロックにてカウントする第４のカウンタと、この第４のカウンタのカウント出力と前記ＰＷＭ基準信号とを入力し、速度偏差ＰＷＭ駆動信号を出力する第２のエクスクルーシブＯＲゲートとを備え、前記第４のカウンタは、前記第１のエクスクルーシブＯＲゲート出力の立下りエッジにて前記速度偏差をプリセットしてダウンカウントを開始し、カウント中はハイレベルを出力し、カウント値がゼロの時にカウントを停止する様に構成され、前記パルス幅変調回路の前記位相偏差ＰＷＭ出力回路は、前記速度偏差ＰＷＭ駆動信号と前記位相判別信号を入力する第３のエクスクルーシブＯＲゲートと、前記位相偏差を入力し第４の基準クロックにてカウントする第５のカウンタと、前記速度偏差ＰＷＭ駆動信号と前記第５のカウンタのカウント出力を入力し、位相偏差ＰＷＭ駆動信号を出力する第４のエクスクルーシブＯＲゲートとを備え、前記第５のカウンタは、前記第３のエクスクルーシブＯＲゲート出力の立下りエッジにて前記速度偏差をプリセットしてダウンカウントを開始し、カウント中はハイレベルを出力し、カウント値がゼロの時カウントを停止する様に構成され、前記第３の基準クロックおよび第４の基準クロックの周波数をそれぞれ変更して前記パルス幅変調回路から出力される前記速度偏差ＰＷＭ駆動信号または前記位相偏差ＰＷＭ駆動信号のデュ−ティを変更することにより、モータのＰＷＭ駆動ゲインを調整可能としたモータ制御回路。
2. 予め設定されたモータの設定回転数からの許容偏差幅と速度偏差とを比較して、許容偏差幅以内である時に回転数ロック信号を出力する回転数ロック検出回路を備える請求項１記載のモータ制御回路。
3. 速度偏差ＰＷＭ駆動信号と位相偏差ＰＷＭ駆動信号を入力し、回転数ロック信号に応じて、速度偏差ＰＷＭ駆動信号と位相偏差ＰＷＭ駆動信号のいずれかを選択してモータのＰＷＭ駆動信号として出力するセレクタを備える請求項２記載のモータ制御回路。

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