JP2008256695A - 欠陥率を低くするための組み立てられたｐｗａ上のタンタルコンデンサの処理 - Google Patents

Abstract

【課題】欠陥率を低くするためにプリント配線アセンブリ上のタンタルコンデンサ１２を調整する方法が開示される。
【解決手段】この方法によって、試験されるアセンブリ上の各々のコンデンサ１２が試験中に同じ調整レベルにさらされる。タンタルコンデンサ１２を調整するため、サージ電流が制御された状態でコンデンサ１２に誘導される。電圧レベル、タイミングおよび電流レベルは試験を行うために使用される回路１０によって設定される。システムの用途でコンデンサ１２と共に使用されるものと同じ回路が、調整プロセス中のタンタルコンデンサ試験回路１０にも使用される。
【選択図】図１

Description

本発明は、電子部品の欠陥の低減に関し、より具体的には、このような部品を全定格で使用した場合の重大な欠陥を回避しつつ、欠陥率を低くするようにタンタルコンデンサを調整する方法に関する。

電源の製造で得られた経験から、タンタルコンデンサは、タンタルコンデンサが制御された電流パルスを負荷に供給するためのエネルギーリザーバとして使用される場合に高い欠陥率を呈することが分かる。製造上の欠陥はシステムのレベル試験で発生することがあり、欠陥は製造損失と、高コストのシステム部品を修理および交換するためのかなりの作業時間の損失とを伴って極めてコスト高であることが実証されている。

タンタルコンデンサの関心対象である欠陥モードはコンデンサの陽極と陰極との間の低インピーダンス経路や、さらには短絡である。タンタルコンデンサの欠陥の根本原因は、コンデンサに、またコンデンサから供給される電圧および／またはパルス電流の最初に印加にあることが判明している。

タンタルコンデンサの欠陥モード、およびこのような欠陥の根本原因はよく知られているが、これらの部品に関連する高い欠陥率はＯＥＭ（相手先ブランドによる生産）産業で許容されていると思われる。製造における傾向は、より小さい部品の要求に駆られて、微細な粉末を使用してタンタルコンデンサを作ることであった。このことが経時的により高い欠陥率につながっている。ＯＥＭ産業の責任はコンデンサの電圧レベルを下げることであった。したがって、米軍規格はコンデンサの電圧を７０％低減させた。しかし、最近では電圧低減レベルを５０％とすることがより一般的である。ｗｗｗ．ｗｅｉｂｕｌｌ．ｃｏｍ／ｋｎｏｕｌｅｄｇｅ／ｍｉｌｈｄｂｋ．ｈｔｍ．に記載のＭＩＬ−ＨＤＢＫ−２１７Ｆ Ｎｏｔｉｃｅ２を参照されたい。

本明細書に記載の試験および調整作業以前には、コンデンサメーカーによって確認されているものよりも強靭なデバイスを達成するためにタンタルコンデンサを試験し、かつ調整する方法は存在しないと思われる。タンタルコンデンサを回路設計で使用する際の現在の設計上の実践には、高い電圧低減率、最小の回路インピーダンス（ピーク電流リミット）、およびシステム設計の危険率にとって高すぎる許容欠陥率が必要とされている。
米国特許第４，７８１，８０２号 米国特許第２００４／０２２５３２７ Ａ１号 米国特許第２００４／０１８６５２０ Ａ１号 米国特許第２００４／００９０８５８ Ａ１号 米国特許第２００２／００９５１８６ Ａ１号 米国特許第２００１／００４７１９０ Ａ１号 米国特許第６，７６１，７２８号 米国特許第６，７０６，０５９号 米国特許第４，０６７，７８６号 米国特許第６，０５４，８６４号 米国特許第５，８８２，７１９号 米国特許第４，７０６，３７５号 米国特許第４，４５０，０４９号 米国特許第４，３３０，７７７号 米国特許第４，２８０，２７０号 米国特許第４，１８４，１１２号 米国特許第４，１６４，４５５号 米国特許第４，１６０，２８４号 米国特許第３，９４３，４３９号 米国特許第３，９３０，９９３号 米国特許第３，８５０，７６４号

本発明はタンタルコンデンサの欠陥率を下げる方法であり、より具体的には、電源プリント配線アセンブリのような回路アセンブリで使用される場合に、システムレベルでの欠陥の検出を避けるために、回路アセンブリがシステムに配置される前にタンタルコンデンサの欠陥を検出することによる欠陥率を下げる方法である。

この方法によって、回路アセンブリに取り付けられたコンデンサで試験を行うことによって、回路アセンブリ内の各コンデンサは試験中に同じ調整レベルにさらされる。タンタルコンデンサを調整するため、部品を「エージングさせる」手段としてサージ電流が制御された状態でコンデンサに誘導され、それによって電圧を低減せずに低い欠陥率で使用可能なタンタルコンデンサを製造する。電圧レベル、タイミングおよび電流レベルは試験回路によって設定される。好ましくは、システムアプリケーションで使用されるものと同じ回路アセンブリが使用され、調整プロセス中にタンタルコンデンサの試験回路用にも使用される。

本発明は、回路アセンブリがシステムに配置される前にコンデンサの欠陥を検出することによって、コンデンサを選別する目的でコンデンサを「バーンイン」テスターで調整し、それによってシステムレベルでの欠陥を避けるために、回路アセンブリで使用されるタンタルコンデンサの欠陥率を低減させる方法である。本発明の方法は、高い信頼度が要求されるシステムのサブシステムとして使用される電源モジュールで使用されるタンタルコンデンサで説明される。しかし、この方法は電源アセンブリで使用されるタンタルコンデンサの調整および選別に限定されるものではないことを理解されたい。

電源アセンブリ回路カード上には複数のタンタルコンデンサがある場合がある。これらのコンデンサは各々、試験中に同じ調整レベルにさらされる。タンタルコンデンサの調整および試験は、組み立てられたプリント配線アセンブリ上に取り付けられたコンデンサで行われる。

タンタルコンデンサを調整するため、部品を「エージングさせる」手段としてサージ電流が制御された状態でコンデンサに誘導され、それによって電圧を低減せずに低い欠陥率で使用可能なタンタルコンデンサを製造する。電圧レベル、タイミングおよび電流レベルは試験および調整回路によって設定される。図２はこのプロセスで使用される電圧パルス、および結果として生ずる電流サージのタイミングおよびレベルを示している。

本発明によってタンタルコンデンサを試験および調整するために使用できる１つの方法は、コンデンサがコンデンサ用のバーンイン試験回路として使用されるサブシステム電源回路を使用することである。図１は電源回路をベースにし、タンタルコンデンサの試験および調整を行うために使用されるバーンイン試験回路１０を示している。しかし、本発明はタンタルコンデンサの調整に使用される電源回路に関連して記載されているが、本発明の方法は、他の種類のアセンブリのコンデンサを直接調査し、コンデンサを試験するために例えば図１に示された回路を使用することによって、他の種類のプリント配線アセンブリでも実施可能であることに留意されたい。その場合は、例えば図１に示された回路は試験中のコンデンサを含むプリント配線アセンブリの外部にあるであろう。

図１に示された試験回路１０を参照すると、タンタルコンデンサ選別の最初の部分は、試験されるタンタルコンデンサ１２をパルスサージ電流により調整することが含まれる。この目的のため、一般的には試験中のデバイス（”ＤＵＴ”）と呼ばれる試験されるタンタルコンデンサ１２は、その陽極２５と陰極２７とを回路１０の端子１４および１６にそれぞれ接続することによって試験回路１０に挿入される。パルスサージ電流による調整では、先ずＤＣ電圧源１８からの＋１５ＶＤＣの電圧がスイッチＳ１を介してＤＵＴ１２に印加される。この調整段階の間、電力パルス回路２０は電界効果トランジスタ（ＦＥＴ）Ｑ１のゲート２４に幾つかの一連の電圧パルス２２を印加して、図２に示されたＤＵＴサージ電流２６を生成する。図２に示された試験および調整方法の一実施形態では、電圧パルス列がＦＥＴ Ｑ１のゲート２４に印加される３つのパルス周期がある。パルス周期の数、またはその継続時間、またはパルスの周波数もしくはデューティサイクルは、試験中のコンデンサのサイズまたは電圧定格に従って、または漏れの判断基準または歩留り、または特定の試験時間を得るために変更してもよい。

ここで図２を参照すると、パルス周期１の時間は試験開始、すなわち０秒から試験開始後６０秒にわたっている。この第１の時間間隔では、好ましくは１２ｋＨｚの周波数で発生し、好ましくは２５％のオン時間を有する一連の電圧パルス２８がＦＥＴ Ｑ１のゲート２４に印加される。その結果生ずるＦＥＴ Ｑ１の切り換えが、ＦＥＴ Ｑ１のソース２１および縦列コンデンサＤＵＴ１２の陽極で発生する対応する一連の電圧パルスを生成し、その結果、パルス周期１を構成する６０秒にわたって１５秒の周期で、対応する１２ｋＨｚの周波数で５０％のデューティサイクルを有するサージ電流３０がＤＵＴ１２およびＦＥＴ Ｑ１を経て生成される。図１に示された回路および部品の場合、ＤＵＴ１２を通るサージ電流のピークレベルは約５アンペアである。ＦＥＴ Ｑ１をサージ電流の試験中にこれを流れる無制限の電流の流れに起因する故障から保護するため、低抵抗Ｒ１がＦＥＴ Ｑ１のドレンと直列に接続されて、これを通って流れる電流量が制限される。好ましくは、抵抗Ｒ１は３．３オームの値を有している。回路１０が熱を放出するように、これも図２に示されているパルス周期２の開始前に４５秒間の待機期間が経過することが可能にされている。

パルス周期２の時間は、試験開始後６０秒から試験開始後１２０秒にわたっている。この第２の時間間隔では、この場合も好ましくは１２ｋＨｚの周波数で発生し、好ましくは２５％のオン時間を有する第２の一連の電圧パルス２８がＦＥＴ Ｑ１のゲート２４に印加される。この場合も、結果として生ずるＦＥＴ Ｑ１の切り換えが、ＦＥＴ Ｑ１のソース２１およびタンタルコンデンサＤＵＴ１２の陽極２５で発生する対応する一連の電圧パルスを生成し、その結果、この場合もパルス周期２を構成する６０秒にわたって１５秒の周期で、対応する１２ｋＨｚの周波数で５０％のデューティサイクルを有するサージ電流３０がＤＵＴ１２およびＦＥＴ Ｑ１を経て生成される。この場合も、ＤＵＴ１２を通るサージ電流のピークレベルは再び約５アンペアである。さらに、この場合も回路１０が熱を放出するように、図２に示されているパルス周期３の開始前に４５秒間の待機期間が経過することが可能にされている。

パルス周期３の時間は、試験開始後１２０秒から試験開始後１８０秒にわたっている。この第３の時間間隔では、再び好ましくは１２ｋＨｚの周波数で発生し、好ましくは２５％のオン時間を有する第３の一連の電圧パルス２８がＦＥＴ Ｑ１のゲート２４に印加される。この場合も、結果として生ずるＦＥＴ Ｑ１の切り換えが、ＦＥＴ Ｑ１のソース２１および縦列コンデンサＤＵＴ１２の陽極で発生する対応する一連の電圧パルスを生成し、その結果、この場合もパルス周期３を構成する６０秒にわたって１５秒の周期で、対応する１２ｋＨｚの周波数で５０％のデューティサイクルを有するサージ電流３０がＤＵＴ１２およびＦＥＴ Ｑ１を経て生成される。この場合も、ＤＵＴ１２を通るサージ電流のピークレベルは再び約５アンペアである。さらに、この場合も回路１０が熱を放出するように、図２に示されているコンデンサ試験の次ぎの部分の開始前に４５秒間の待機期間が経過することが可能にされている。

コンデンサ選別試験プロセスの次の部分は、ＤＵＴ１２を等級分けする目的でＤＵＴ１２を漏れ電流測定にかける段階を含んでいる。漏れ電流試験はパルス周期３の終了時、すなわち１８０秒で開始され、この時点で第２のＤＣ電圧源３２から３５ＶＤＣのＤＣ電圧がスイッチＳ１を経てＤＵＴ１２に印加される。漏れ電流試験中、ゲート駆動回路２０はＦＥＴ Ｑ１が電流を導通しないようにするためＦＥＴ Ｑ１のゲート２４に電圧パルス２２を印加しない。

３５ＶＤＣのＤＣ電圧は好ましくは６０秒の期間にわたってＤＵＴ１２に印加される。したがって、２４０秒に等しい時間のＤＵＴ１２の漏れ電流測定が開始される。漏れ電流測定は好ましくは１８０秒の時点で始まり、２７０秒の時点で終わる８０秒間の全期間にわたり２回行われる。ＤＵＴ１２を通る漏れ電流のレベルはこの全期間にわたって少なくとも２回（最低）測定され、測定結果は好ましくは最初に２４０秒、二度目に２７０秒の時点で記録される。漏れ電流試験の測定はＤＵＴ１２と直列に接続された既知の抵抗値を有する抵抗Ｒ２の両端の電圧を測定することによって行われる。好ましくは、抵抗Ｒ２は１０ｋオームの抵抗値を有している。電圧測定は図１に示されているメーター３４を使用して行われる。

ここで図３を参照すると、次いでＤＵＴ１２で行われた漏れ電流測定の結果に基づいてＤＵＴ１２が等級分けされる。

タンタルコンデンサＤＵＴ１２は、（１）ＤＵＴ１２が２４０秒と２７０秒の時点で行われた測定に基づいて、時間を経て低下する漏れ電流レベルを有している場合、または（２）ＤＵＴ１２が２７０秒の時点で２ｕＡ未満の漏れ電流レベルを有している場合に合格の等級であるものと見なされる。

合格の等級の結果は図３の曲線４０に反映されている。タンタルコンデンサＤＵＴ１２は、（１）ＤＵＴ１２が２４０秒と２７０秒の時点で行われた測定に基づいて、時間を経て上昇する漏れ電流レベルを有している場合、または（２）ＤＵＴ１２が２７０秒の時点で２ｕＡ以上の漏れ電流レベルを有している場合に不合格の等級であるものと見なされる。

ＤＵＴ１２が時間を経て上昇する漏れ電流レベルを有する不合格の等級の結果は図３の曲線４２に反映されている。ＤＵＴ１２が２７０秒の時点で２ｕＡ以上の漏れ電流レベルを有する不合格の等級の結果は図３の曲線４４に反映されている。不合格のＤＵＴは再試験されるか（すなわち第２の調整にかけられるか）、廃棄される。これまでのデータは、（１）ほとんどのコンデンサが第２の試験が行われた後は調整試験に合格すること、および（２）第２の試験で不合格のコンデンサは２ｕＡ未満の漏れ電流レベルに合格することはないことを示している。

従前の製造データは、システムレベルのバーンイン試験で判明した結果、電源タンタルコンデンサの欠陥率は２％であったことを示している。単一のシステムでこのようなコンデンサが多数使用されるので、２％の欠陥率は２０乃至５０％のシステム欠陥に換算され、その結果、システムに手痛い損害が生ずる。

上記の電源タンタルコンデンサ調整試験を実施した場合、タンタルコンデンサの欠陥率は２乃至５％であることが判明した。このように、コンデンサの欠陥率は、システムのバーンインレベルで以前に判明した比率と比較して、プリント配線アセンブリのバーンインレベルの場合のほうが高いことが判明した。このことは、電源タンタルコンデンサの調整プロセスは、タンタルコンデンサが使用される実際の用例よりもストレスが多く、それが選別プロセス中に余裕をもたらすことを示唆している。

上記の電源タンタルコンデンサの調整試験を経て処理された電源タンタルコンデンサの追跡調査は、初期不良領域を通過したコンデンサは、その結果、システム欠陥はほぼゼロであることを示している。

タンタルコンデンサの調整プロセスはタンタルコンデンサを使用するどのプリント配線アセンブルでも使用できる。このプロセスは、プリント配線アセンブリ用の高信頼度のタンタルコンデンサを製造するために個別部品レベルにも拡張できる。このプロセスはリード付き部品とＳＭＴ（表面実装）部品の双方に使用可能である。

本発明のプロセスが個別部品レベルで使用された場合、マイクロファラッド当たりの基準に基づいて一般的にはタンタルコンデンサのコストの１０乃至３０倍もコストがかかる、一般的に高キャパシタンスのセラミックコンデンサを必要とする用途で使用可能な高品質で高キャパシタンスのデバイスを製造することが可能である。可能な１つのコンディショナーおよびテスターの用途にはスイッチモードの電源が含まれる。

本発明を現在最も実際的で好ましい実施形態と考えられるものに関連して記載したきたが、本発明は開示された実施形態に限定されるものではなく、むしろ添付の特許請求の範囲の趣旨と範囲に含まれる様々な修正および同等の構成を網羅することを意図するものであることを理解されたい。また、図面の符号に対応する特許請求の範囲中の符号は、単に本願発明の理解をより容易にするために用いられているものであり、本願発明の範囲を狭める意図で用いられたものではない。そして、本願の特許請求の範囲に記載した事項は、明細書に組み込まれ、明細書の記載事項の一部となる。

タンタルコンデンサの調整および選別用の「バーンイン」テスターの実施例を示す回路図である。 調整および選別されるタンタルコンデンサ内にサージ電流を誘導するために使用される電圧パルスのタイミングおよびレベルの幾つかの波形図である。 図１に示された「バーンイン」テスターを使用して調整および選別されるタンタルコンデンサによる漏れ電流測定を示すグラフである。

符号の説明

１ パルス周期
２ パルス周期
３ パルス周期
１０ 試験回路
１２ タンタルコンデンサ／試験中のデバイス（“ＤＵＴ”）
１４ 端子
１６ 端子
１８ ＤＣ電圧源
２０ 電力パルス回路／ゲート駆動回路
２１ ＦＥＴのソース
２２ 電圧パルス
２３ ＦＥＴのドレン
２４ ＦＥＴのゲート
２５ コンデンサの陽極
２６ ＤＵＴサージ電流パルス
２７ コンデンサの陰極
２８ 一連の電圧パルス
３０ ＤＵＴサージ電流
３２ 第２のＤＣ電圧源
３４ メーター
４０ 等級合格曲線
４２ 等級不合格曲線
４４ 等級不合格曲線
Ｑ１ 電界効果トランジスタ（ＦＥＴ）
Ｒ１ 小型抵抗
Ｓ１ スイッチ

Claims (10)

1. 欠陥率を低くするためにタンタルコンデンサ（１２）を調整し、かつ選別する方法であって、
   試験される各々のタンタルコンデンサ（１２）について、前記コンデンサ（１２）を通る一連のサージ電流（２６、３０）を誘導するために前記コンデンサ（１２）の両端に一連の電圧パルス（２８）を印加する段階と、
   前記コンデンサ（１２）の両端に所定の電圧（１８）を印加し、前記コンデンサ（１２）の両端に前記所定の電圧（１８）が印加された後に所定の時間間隔で前記コンデンサ（１２）を通って流れる漏れ電流を測定する段階と、
   前記コンデンサについて行われた前記漏れ電流測定に基づいて前記コンデンサ（１２）が許容されるか否かを判定する段階と、
   前記コンデンサが、時間を経て低下するか、または前記所定の時間間隔の選択された１つで所定の電流レベル未満にある漏れ電流のレベル（４０）を有している場合は前記コンデンサ（１２）が許容されるものと判定される段階と、
   前記コンデンサが、時間を経て上昇するか、または前記所定の時間間隔の前記選択された１つで前記所定の電流レベル（４４）以上にある漏れ電流のレベル（４２）を有している場合は前記コンデンサ（１２）が許容されないものと判定される段階と、を含む方法。
2. 前記コンデンサ（１２）を通る複数の一連のサージ電流（２６、３０）を誘導するために前記コンデンサ（１２）の両端に複数の一連の電圧パルス（２８）が印加される請求項１記載の方法。
3. 前記一連の電圧パルス（２８）は所定のピーク電圧値、所定の周波数、および所定のオン時間を有する請求項１記載の方法。
4. 前記一連の電圧パルス（２８）は１５ボルトのピーク電圧値を有し、１２ｋＨｚの周波数で発生し、２５％のオン時間を有する請求項３記載の方法。
5. 前記一連の電流パルス（２６）は所定の周波数、および所定のオンタイム、および所定のデューティサイクルを有する請求項１記載の方法。
6. 前記一連の電流パルス（２６）は１２ｋＨｚの周波数、２５％のオン時間、および５０％のデューティサイクルを有する請求項５記載の方法。
7. 前記コンデンサ（１２）を流れる漏れ電流が測定される前記所定時間間隔は第３のパルス周期（３）の終了後の所定量の時間で始まる請求項１記載の方法。
8. 前記第３のパルス周期（３）の前記終了後の前記所定量の時間は各々のパルス周期（１、２、３）の継続時間に等しい請求項７記載の方法。
9. 前記コンデンサ（１２）を通って流れる前記漏れ電流が時間を経て上昇（４２）しているか低下（４０）しているかを判定するため、前記第３のパルス周期（３）の前記終了後の第１の所定の時間間隔で行われる第１の電流漏れ測定と、前記第３のパルス周期（３）の前記終了後の第２の所定の時間間隔で行われる第２の電流漏れ測定とが比較される請求項８記載の方法。
10. 欠陥率を低くするためにタンタルコンデンサ（１２）を選別できるように前記コンデンサ（１２）を調整するための回路（１０）であって、
    試験されるコンデンサ（１２）の両端に第１のＤＣ電圧を印加するための第１の電圧源（１８）と、
    所定の継続時間の複数のパルス周期にわたって前記コンデンサ（１２）の両端に幾つかの一連の電圧パルス（２８）を印加するように、前記コンデンサ（１２）の両端に印加される前記第１のＤＣ電圧を切り換えるための回路（２０、Ｑ１、Ｑ２）と、
    前記コンデンサ（１２）の両端に前記第１のＤＣ電圧とは異なる第２のＤＣ電圧を印加するための第２の電圧源（３２）と、
    前記コンデンサ（１２）の両端に前記第２のＤＣ電圧（３２）が印加された後の所定の時間間隔にわたって漏れ電流を複数回測定するための回路（３４、Ｒ２）と、を備え、
    前記コンデンサ（１２）について行われた前記漏れ電流測定の結果に基づいて前記コンデンサ（１２）が許容されるか否かが判定され、
    前記コンデンサ（１２）が、時間を経て低下するか、または前記所定の時間間隔の所定の１つで所定の電流未満の漏れ電流のレベル（４０）を有している場合は前記コンデンサ（１２）が許容されるものと判定され、
    前記コンデンサ（１２）が、時間を経て上昇するか、または前記所定の時間間隔の所定１つで前記所定の電流（４４）以上にある漏れ電流のレベル（４２）を有している場合は前記コンデンサ（１２）が許容されないものと判定される回路。

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