JP2011191260A - 半導体装置のｅｓｄ試験装置 - Google Patents

Abstract

【課題】稼働効率を低下させることなく、試験の信頼性の向上させる。
【解決手段】本発明に係るＥＳＤ試験装置１は、耐性試験用の静電気放電を発生させるＥＳＤ発生手段１１と、静電気放電の波形特性を測定するＥＳＤ波形測定手段２１，２２と、静電気放電の発生回数をカウントするカウンタ２３と、該発生回数が閾値に達した場合に静電気放電の波形特性の測定を行う制御手段１６とを備える。制御手段１６は、波形特性が所定の規格に適合するか否かを判定し、適合しないと判定した場合に耐性試験の実施を禁止することが好ましい。
【選択図】図１

Description

本発明は、半導体装置の試験装置に関し、特に静電気放電（ＥＳＤ:Electrostatic Discharge）に対する半導体装置の耐圧を測定するための試験装置の改良に関する。

半導体装置の破壊を引き起こすＥＳＤモデルは、人体帯電モデル、デバイス帯電モデル、電界誘導モデルに大別される。人体帯電モデルは、外部の静電気帯電物体から半導体装置への放電を模擬したモデルであり、帯電物体が人体である場合は人体モデル（ＨＢＭ:Human Body Model）、装置などの場合はマシンモデル（ＭＭ:Machine Model）と称される。

ＨＢＭ、ＭＭに対する半導体装置の耐性を測定する方法として、各種規格（ＪＥＳＤ２２−Ａ１１４及びＡ１１５、ＡＮＳＩ／ＥＳＤ ＳＴＭ５．１及び５．２、ＥＩＡＪ ＥＤ−４７０１／３００）にて定められたコンデンサ及び抵抗の回路による試験法が採用されている。図５は、ＪＥＳＤ２２−Ａ１１４による評価回路を例示している。コンデンサＣ１に充電した電荷を、抵抗Ｒ１を通して半導体装置の所定の２端子間（Ｔｅｒｍｉｎａｌ Ａ−Ｂ間）に放電する。実際の半導体装置には多数の端子があり、どの端子にＥＳＤが放電され、どのような経路を通って、どの端子から抜けるかは定かではない。従って、多数の端子の中から２端子を選んだ全ての組み合わせについて試験する必要がある。

しかしながら、近年の半導体装置は端子数が数百を超えるものも珍しくなく、これらの試験を人手で行うことは不可能である。近年市販されているＥＳＤ試験装置は、スイッチによってＥＳＤを放電する端子と放電が抜ける接地端子を選択できるようにし、プログラムでこれらのスイッチを制御することで、自動的に試験を行えるようにしている。

図６は、従来のＥＳＤ試験装置１０１の構成を例示するものであり、特許文献１の図１から、本願発明と関連するＥＳＤの発生・印加機構のみを抜き出したものである。また、近年市販されているＥＳＤ試験装置は、特許文献１に開示されるようにＥＳＤを放電する端子をスイッチで選択するのではなく、図６に示すようにＥＳＤ発生部の接点１１０と、印加端子の接点１１１とを位置あわせして印加端子を選択する方法が多く用いられている。

以下、図６を参照して、従来のＥＳＤ試験装置１０１の動作を説明する。まず、ＥＳＤ発生部１１２を駆動し、印加端子に対応する接点１１１と位置あわせした後、ＥＳＤ発生部１１２の接点１１０と印加端子側の接点１１１を接触させる。次に、試験するもう一方の端子に対応する端子選択スイッチ１１３を閉じる。これにより、選択した２端子によるＥＳＤ試験回路が形成される。続いて、高圧直流電源１１４を所望の出力電圧に設定し、充電リレー１１５を閉じてコンデンサ１１６を充電する。所定の充電時間後、充電リレー１１５を開き、放電リレー１１７を閉じることで、コンデンサ１１６に充電された電荷が放電抵抗１１８を通して、半導体装置の選択された２端子間に放電される。放電後、所定時間の後に放電リレー１１７を開き、一連の試験動作が完了する。

図７は、半導体装置２０１の端子１と端子ｎとの間にＥＳＤを放電した瞬間の状態を例示している。さらに、ＥＳＤ発生部を次の印加端子１１１に移動させ、あるいは別の端子選択スイッチを閉じることで、ＥＳＤを放電する２端子の組み合わせを変え、一連の試験動作を繰り返すことで、全ての組み合わせについて試験を実施する。これら一連の動作は、プログラムに従って、制御部１２０（図６参照）がドライバ１２１，１２２や電圧設定部１２３を制御し、自動的に実施される。

近年市販されているＥＳＤ試験装置においては、多端子の半導体装置に対応するため、印加端子（接点１１１）が数百を超えるものも珍しくない。その場合、図８のように、ＥＳＤ発生部１１２−１，１１２−２を複数設け、複数の接点１１１を分担させるような方式が多く用いられている。これにより、一つのＥＳＤ発生部１１２−１によるＥＳＤ放電動作中に、他のＥＳＤ発生部１１２−２が接点１１１への位置決め動作を行うことができ、ＥＳＤ試験の効率を上げることができる。

特開昭６１−９５２５８号公報

ＭＭおよびＨＭＢのＥＳＤ波形（電流波形）は、上記各種規格にて規定されており、正確な試験のためには、ＥＳＤ波形が常に規格を満足している必要がある。しかしながら、従来の試験装置では、半導体装置のＥＳＤ試験中にＥＳＤ波形を確認することができない。なぜなら、上記各種規格では、図５に示すようにＥＳＤ波形は試験端子間をショートさせた状態で観測することになっているが、試験中の試験端子間には半導体装置がセットされているためである。

そのため、現状では実際の試験とは別に、定期的にＥＳＤ波形の測定が行われている。図９は、この定期的なＥＳＤ波形測定における構成を例示している。図６に示すＩＣソケット１１９の代わりにＥＳＤ波形測定の専用ボード１３０を設置し、印加する２端子間を導線１３１で短絡させる。また、その導線１３１に電流プローブ１３２とオシロスコープ１３３を接続する。測定動作は、半導体装置を試験する場合と同様で、コンデンサ１１６に充電された電荷を電流プローブ１３２が接続された２端子間に放電し、オシロスコープ１３３でＥＳＤ波形を観測する。そして、観測したＥＳＤ波形が規格を満足していた場合、前回の波形測定から今回の波形測定までの間に行ったＥＳＤ試験が正常だったことが確認できる。

しかしながら、この方法では、ＥＳＤ波形測定の頻度が低いとＥＳＤ試験の信頼性を大きく低下する。ＥＳＤ試験が終わってから、印加されたＥＳＤの波形を調べる術はない。そのため、例えば１ヶ月に１回の頻度で波形測定を行っていた場合、規格ＮＧとなれば、過去１ヶ月間のＥＳＤ試験の結果が信用できないものになってしまう。

また、ＥＳＤ波形が規格ＮＧとなる原因は、リレーやスイッチ、配線材料などの劣化による抵抗成分の増加、オープン不良などが主である。そのため、規格ＮＧ時には、ＥＳＤ波形のピークが低くなったり、全く波形が発生しなかったりと、正常な状態に比べてＥＳＤの強度が弱くなる方向に外れることが一般的である。つまり、規格ＮＧのまま試験を行った場合、半導体装置の実際の耐圧より強い耐圧を有するような試験結果が出てしまう。そのため、ＥＳＤ耐圧が不足している半導体装置が試験をすり抜けてしまう危険性がある。

一方、ＥＳＤ波形測定の頻度を上げると、波形測定の手間が増え、試験装置の稼働率が低下してしまう。市販されているＥＳＤ試験装置は、試験の効率を上げるためＥＳＤ発生部を複数有しているが、上記規格ＮＧの多くはＥＳＤ発生部が原因であるため、全てのＥＳＤ発生部について定期的な波形測定を必要とする。従って、波形測定の準備作業なども入れると１台当たり１〜数時間かかることもある。

通常は、波形測定にかかる工数、稼働率の低下、規格ＮＧが発生したときの影響等を比較し、ＥＳＤ波形測定の頻度を決定するが、このような頻度の決定は非常に困難なものである。

上記課題を解決するために、本発明の一態様は、半導体装置の静電気放電に対する耐性試験を行うＥＳＤ試験装置であって、前記耐性試験用の静電気放電を発生させるＥＳＤ発生手段と、前記静電気放電の波形特性を測定するＥＳＤ波形測定手段と、前記静電気放電の発生回数をカウントするカウンタと、前記発生回数が閾値に達した場合に前記波形特性の測定を行う制御手段とを備えるものである。

上記態様によれば、静電気放電（ＥＳＤ）の発生回数が閾値に達した時に、自動的にＥＳＤの波形特性が測定される。そして、その測定結果に基づいて、制御手段は耐性試験の禁止などの適宜な処理を実行することができる。また、ＥＳＤ波形の劣化は、ＥＳＤ発生手段の稼働履歴に応じて進む傾向があるため、上記閾値は、ＥＳＤの発生回数の増加に伴い減少するように設定することが好ましい。

本発明によれば、ＥＳＤの波形特性の測定を自動的に最適な頻度で実施することができる。これにより、該測定にかかる手間を削減することができるので、稼働効率を低下させることなく、試験の信頼性の向上させることができる。

本発明の実施の形態１に係るＥＳＤ試験装置の構成を示す図である。 実施の形態１に係るＥＳＤ試験装置における動作を示すフローチャートである。 ＥＳＤ波形測定時における実施の形態１に係るＥＳＤ試験装置の状態を例示する図である。 本発明の実施の形態２に係るＥＳＤ試験装置の構成を示す図である。 ＪＥＳＤ２２−Ａ１１４による評価回路を例示する図である。 従来のＥＳＤ試験装置の構成を例示する図である。 図６に示すＥＳＤ試験装置におけるＥＳＤを放電した瞬間の状態を例示する図である。 従来のＥＳＤ試験装置においてＥＳＤ発生部を複数備える場合の構成を例示する図である。 従来のＥＳＤ試験装置における定期的なＥＳＤ波形測定時の状態を例示している。

以下、図面を参照して本発明の実施の形態について説明する。尚、異なる実施の形態において、同一又は同様の作用効果を奏する箇所については同一の符号を付してその説明を省略する。

実施の形態１
図１は、本発明の実施の形態１に係るＥＳＤ試験装置１の構成を示している。ＥＳＤ試験装置１は、高圧直流電源１０、ＥＳＤ発生部１１、ＥＳＤ発生部１１と接続する接点１２、試験の対象となる半導体装置の複数の端子と接続するＩＣソケット１３、ＩＣソケット１３の各端子接続点と接続する複数の接点１４、複数の接点１４の接続状態を切り換える端子選択スイッチ１５、プロセッサ、記憶装置、入出力装置、制御演算プログラム等の協働により構成される制御部１６、高圧直流電源１０の電圧値を変化させる電圧設定部１７、ＥＳＤ発生部１１を動作させるドライバー１８、端子選択スイッチ１５を動作させるドライバー１９、制御部１６と電圧設定部１７との間及び制御部１６とドライバー１８，１９との間での情報の送受を仲介するインターフェース２０、ＥＳＤ波形を検出する電流プローブ２１、電流プローブ２１により検出されたＥＳＤ波形を観測するオシロスコープ２２、及びＥＳＤの放電回数等をカウントするカウンタ２３を備えている。

本実施の形態に係るＥＳＤ試験装置１は、上述した図６に示す従来のＥＳＤ試験装置１０１に対し、電流プローブ１９、オシロスコープ２０、及びカウンタ２１が設置されたものである。本実施の形態に係る高圧直流電源１０、ＥＳＤ発生部１１、接点１２、ＩＣソケット１３、接点１４、端子選択スイッチ１５、制御部１６、電圧設定部１７、ドライバー１８，１９、及びインターフェース２０は、図６に示す形態に係る高圧直流電源１１４、ＥＳＤ発生部１１２、接点１１０、ＩＣソケット１１９、接点１１１、端子選択スイッチ１１３、制御部１２０、電圧設定部１２３、ドライバー１２１，１２２、及びインターフェース１２４と同様の作用を奏するものである。本実施の形態に係るＥＳＤ発生部１１は、図６に示す形態と同様に、コンデンサ２５、充電リレー２６、充電抵抗２７、放電リレー２８、及び放電抵抗２９を備えている。

電流プローブ２１の設置位置は、図９では端子選択スイッチ１１３の後段としたが、本実施の形態のように前段としても同じ効果が得られる。オシロスコープ２２は、インターフェース２０を通して制御部１６と通信しており、命令やデータのやり取りを行う。カウンタ２３は、制御部１６の一部として又は他のハードウェアにより構成され、ＥＳＤの放電回数等の情報を制御部１４に通知する。

図２は、本実施の形態に係るＥＳＤ試験装置１における動作を示している。以下、図１及び図２を参照して、該動作を説明する。ＥＳＤ試験開始時、ステップＳ１０１において、制御部１６がＥＳＤ放電回数のカウンタ２３をチェックし、設定された回数未満の場合（ｎｏ）は通常の印加試験動作を行うが、設定された回数に達した場合（ｙｅｓ）は、ステップＳ１０２以降の動作を開始する。

まず、ステップＳ１０２において、ＥＳＤ発生部１１を駆動し、接点１２と電流プローブ２１が接続されている接点１４−１とを接触する。次に、ステップＳ１０３において、電流プローブ２１が接続されている端子の端子選択スイッチ１５−１を閉じることで、端子間がショート状態になったＥＳＤ波形の測定回路ができる。

ステップＳ１０４において、オシロスコープ２２に測定コマンドを送出された後、ステップＳ１０５において、通常のＥＳＤ試験と同様に、充電リレー２６と放電リレー２８を開閉して、コンデンサ２５を充電、放電する。これにより、ステップＳ１０６において、電流プローブ２１で検出されたＥＳＤ波形がオシロスコープ２２で観測され、ステップＳ１０７において、観測されたＥＳＤ波形が制御部１６に送信される。

そして、ステップＳ１０８において、制御部１６によりＥＳＤ波形が規格内であるかが判断され、規格内であれば（ｙｅｓ）、印加試験動作を開始し、ＮＧであれば（ｎｏ）、ステップＳ１０９において、印加試験動作を中断して波形ＮＧアラームを立てる。

図３は、ＥＳＤ波形測定時におけるＥＳＤ試験装置１の状態を例示している。本実施の形態に係るＥＳＤ試験装置１の場合には、図９に示すようなＥＳＤ波形測定用の専用ボード１３０を使う必要はない。また、半導体装置３０がＩＣソケット１３にセットされている状態であっても、ＥＳＤ波形測定時のＥＳＤが半導体装置３０に流れて、半導体装置３０に余計なストレスを与えることはない。つまり、ＥＳＤ試験装置１がアイドル状態、あるいは試験中のどの状態でも、ＥＳＤ波形測定が可能となる。

また、図１及び図２で示したように、ＥＳＤ発生部１１によるＥＳＤ印加の回数をカウンタ２３で積算し、設定された回数に達した場合、制御部１６によって自動的にＥＳＤ波形測定が行われる機構を設けることで、最適な頻度で、かつ工数を掛けずにＥＳＤ波形測定を実施することが可能となる。

ところで、図８に示したように、ＥＳＤ発生部１１２−１，１１２−２が複数ある場合、ＥＳＤ発生部により使用頻度の差が生じることが考えられる。しかしながら、本実施の形態によれば、カウンタ２３がＥＳＤ発生部毎にＥＳＤ印加の回数を積算し、ＥＳＤ発生部毎にＥＳＤ波形のチェックを行うことで、使用頻度の少ないＥＳＤ発生部に対しても適当な頻度でＥＳＤ波形測定を実施できる。また、ＥＳＤ試験装置１の老朽化に応じて、ＥＳＤ波形測定までの印加回数の設定値を変えることにより、ＥＳＤ試験装置１の状態に応じたＥＳＤ波形測定を実現することができる。

実施の形態２
図４は、本発明の実施の形態２に係るＥＳＤ試験装置５１の構成を示している。本実施の形態に係るＥＳＤ試験装置５１は、上記図１に示す実施の形態１に係るＥＳＤ試験装置１に対して、端子選択スイッチ１５の後段で全端子の配線を結束し、その部分に電流プローブ２１を挿入したものである。動作は実施の形態１と同様であるが、ＥＳＤ波形測定時に、ＥＳＤ発生部１１を特定の端子（実施の形態１では１４−１）に接続する必要はなく、任意の印加端子１４に接続すれば良い。その後、ＥＳＤ発生部１１が接続された印加端子１４に対応する端子選択スイッチ１５を閉じることで、ＥＳＤ波形の測定回路ができる。その後の動作は、実施の形態１と同一である。

ところで、図８に示すようなＥＳＤ発生部１１２−１，１１２−２を複数有する従来のＥＳＤ試験装置は、ＥＳＤ発生部１１２−１，１１２−２毎に印加端子１１１を割り当てて試験を制御している。通常、その割り当ては固定されており、構造的にも一つの印加端子１１１には、一つのＥＳＤ発生部１１２−１，１１２−２しか接続できないようになっている。従って、全てのＥＳＤ発生部１１２−１，１１２−２のＥＳＤ波形測定には、電流プローブをＥＳＤ発生部１１２−１，１１２−２の数だけ設置する必要がある。また、複数設置した電流プローブの中から、オシロスコープに信号を取り込むものを選択するなどの制御が必要となる。

一方、本実施の形態によれば、電流プローブ２１の挿入方法を工夫することで、複数のＥＳＤ発生部１１を有する試験装置でも、電流プローブ２１は１つで良く、選択する必要もない。このように、本実施の形態は、ＥＳＤ発生部１１を複数有する多端子対応のＥＳＤ試験装置において特に優れた効果を発揮する。

尚、本発明は上記実施の形態に限られるものではなく、趣旨を逸脱しない範囲で適宜変更することが可能なものである。

１，５１ ＥＳＤ試験装置
１０ 高圧電流電源
１１ ＥＳＤ発生部
１２ 接点
１３ ＩＣソケット
１４ 接点
１５ 端子選択スイッチ
１６ 制御部
１７ 電圧設定部
１８，１９ ドライバー
２０ インターフェース
２１ 電流プルーブ
２２ オシロスコープ
２３ カウンタ

Claims (6)

1. 半導体装置の静電気放電に対する耐性試験を行うＥＳＤ試験装置であって、
   前記耐性試験用の静電気放電を発生させるＥＳＤ発生手段と、
   前記静電気放電の波形特性を測定するＥＳＤ波形測定手段と、
   前記静電気放電の発生回数をカウントするカウンタと、
   前記発生回数が閾値に達した場合に前記波形特性の測定を行う制御手段と、
   を備えるＥＳＤ試験装置。
2. 前記制御手段は、前記波形特性が所定の規格に適合するか否かを判定し、適合しないと判定した場合に前記耐性試験の実施を禁止する、
   請求項１に記載のＥＳＤ試験装置。
3. 前記閾値は、前記発生回数の増加に伴い減少する、
   請求項１又は２に記載のＥＳＤ試験装置。
4. 前記半導体装置の複数の端子の中から前記ＥＳＤ発生手段と接続する端子を切り換える端子切換手段を更に備え、
   前記ＥＳＤ波形測定手段は、前記端子切換手段を介して前記ＥＳＤ発生手段と接続する、
   請求項１〜３のいずれか１つに記載のＥＳＤ試験装置。
5. 前記端子切換手段より後段の接続線が結束され、該結束部分に前記ＥＳＤ波形測定手段が接続する、
   請求項４に記載のＥＳＤ試験装置。
6. 前記ＥＳＤ波形測定手段は、プローブ及びオシロスコープを備える、
   請求項１〜５のいずれか１つに記載のＥＳＤ試験装置。

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