JP2008227280A - リードフレーム、ならびに半導体装置およびその製造方法 - Google Patents

リードフレーム、ならびに半導体装置およびその製造方法 Download PDF

Info

Publication number
JP2008227280A
JP2008227280A JP2007065277A JP2007065277A JP2008227280A JP 2008227280 A JP2008227280 A JP 2008227280A JP 2007065277 A JP2007065277 A JP 2007065277A JP 2007065277 A JP2007065277 A JP 2007065277A JP 2008227280 A JP2008227280 A JP 2008227280A
Authority
JP
Japan
Prior art keywords
island
lead frame
mold
semiconductor device
semiconductor chip
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2007065277A
Other languages
English (en)
Other versions
JP5180495B2 (ja
Inventor
Naoto Kimura
直人 木村
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Electronics Corp
Original Assignee
NEC Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Electronics Corp filed Critical NEC Electronics Corp
Priority to JP2007065277A priority Critical patent/JP5180495B2/ja
Priority to US12/048,447 priority patent/US7944027B2/en
Publication of JP2008227280A publication Critical patent/JP2008227280A/ja
Priority to US13/081,174 priority patent/US8236620B2/en
Application granted granted Critical
Publication of JP5180495B2 publication Critical patent/JP5180495B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495Lead-frames or other flat leads
    • H01L23/49541Geometry of the lead-frame
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/565Moulds
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495Lead-frames or other flat leads
    • H01L23/49541Geometry of the lead-frame
    • H01L23/49548Cross section geometry
    • H01L23/49551Cross section geometry characterised by bent parts
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02Bonding areas ; Manufacturing methods related thereto
    • H01L24/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42Wire connectors; Manufacturing methods related thereto
    • H01L24/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/0555Shape
    • H01L2224/05552Shape in top view
    • H01L2224/05553Shape in top view being rectangular
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/0555Shape
    • H01L2224/05552Shape in top view
    • H01L2224/05554Shape in top view being square
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/05599Material
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491Disposition
    • H01L2224/4912Layout
    • H01L2224/49171Fan-out arrangements
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8538Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/85399Material
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42Wire connectors; Manufacturing methods related thereto
    • H01L24/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/00014Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01004Beryllium [Be]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01006Carbon [C]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01029Copper [Cu]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01033Arsenic [As]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01082Lead [Pb]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Geometry (AREA)
  • Manufacturing & Machinery (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Abstract

【課題】アイランドを金型の底面に固定するために金型に吸引孔を設ける方法では、金型の加工費が高くなるという問題がある。
【解決手段】半導体装置1は、半導体チップ10と、半導体チップ10が載置された上面S1および上面S1と反対の面である下面S2を有するアイランド20と、アイランド20に連結され、当該アイランド20を保持する吊ピン30と、吊ピン30から分岐した分岐部40と、を備えている。分岐部40は、アイランド20の下面S2側に向かって傾斜している。
【選択図】図1

Description

本発明は、リードフレーム、ならびに半導体装置およびその製造方法に関する。
図7は、従来の半導体装置の製造方法を説明するための断面図である。同図は、半導体チップ102を搭載したリードフレーム104が金型106に設置された状態で、樹脂封止を行う際の様子を示している。リードフレーム104は、アイランド108、吊ピン110およびリード端子112を有している。リード端子112は、ワイヤボンディングにより半導体チップ102と電気的に接続されている。また、放熱板の機能を有するアイランド108が封止樹脂の表面に露出した半導体装置を得るべく、リードフレーム104は、アイランド108の下面が金型106の底面に接するように設置される。
ところが、金型106内に封止樹脂を注入する際、図7に示すように、その流れの力によりアイランド108が傾くことがある。すると、アイランド108の下に樹脂が侵入し、図8に示すように、アイランド108の下面に樹脂バリ114が形成されてしまう。その結果、アイランド108の下面の一部分しか封止樹脂116の表面に露出しなくなる。図8は、製造後の半導体装置の裏面を示す平面図である。樹脂バリ114の熱伝導度は、銅材などで構成されるアイランド108のそれよりも低い。そのため、放熱効果が減少し、それにより半導体チップ102の動作温度が上昇してしまう。このことは、半導体チップ102の誤動作や故障につながる。
図9は、特許文献1に開示された半導体装置の製造方法を説明するための断面図である。同図においては、アイランド202およびリード端子204を有するリードフレーム206が、金型208に設置されている。アイランド202上には、半導体チップ210が載置されている。半導体チップ210は、ワイヤボンディングによりリード端子204と電気的に接続されている。金型208の一部(アイランド202と接触する部分)には、吸引孔212が設けられている。この吸引孔212を通じた吸引力により、アイランド202が金型208の底面に固定される。
特開平10−209194号公報
しかしながら、特許文献1に開示された方法では、金型に吸引孔を設ける必要があるため、金型の加工費が高くなるという問題がある。
本発明によるリードフレームは、半導体チップが載置される第1面、および上記第1面と反対の面である第2面を有するアイランドと、上記アイランドに連結され、当該アイランドを保持する吊ピンと、上記吊ピンから分岐した分岐部と、を備え、上記分岐部は、上記アイランドの上記第2面側に向かって傾斜していることを特徴とする。
このリードフレームにおいては、吊ピンから分岐した分岐部が設けられている。この分岐部は、リードフレームが金型に設置される際に梃子として機能する。つまり、アイランドの第2面側に向かって傾斜している分岐部を水平に戻そうとする力を与えれば、梃子の原理により、アイランドを金型の底面に押し付けようとする力が働くことになる。これにより、特殊な金型を用いることなく、樹脂封止時に樹脂バリが発生するのを抑制することができる。
また、本発明による半導体装置は、半導体チップと、上記半導体チップが載置された第1面、および上記第1面と反対の面である第2面を有するアイランドと、上記アイランドに連結され、当該アイランドを保持する吊ピンと、上記吊ピンから分岐した分岐部と、を備えることを特徴とする。
この半導体装置は、上述の分岐部を有するリードフレームを用いて製造されている。これにより、特殊な金型を用いることなく、樹脂封止時に樹脂バリが発生するのを抑制することができる。
また、本発明による半導体装置の製造方法は、上記リードフレームを準備する工程と、上記アイランドの上記第1面上に、上記半導体チップを載置する工程と、上記半導体チップを載置する工程よりも後に、上金型および下金型を有する金型に上記リードフレームを設置する工程と、上記リードフレームが上記金型に設置された状態で、当該金型内に封止樹脂を注入する工程と、を含み、上記リードフレームは、上記上金型および上記下金型によって上記分岐部が挟み込まれるように、上記金型に設置されることを特徴とする。
この製造方法においては、上述の分岐部を有するリードフレームが用いられている。これにより、特殊な金型を用いることなく、樹脂封止時に樹脂バリが発生するのを抑制することができる。
本発明によれば、特殊な金型を用いることなく樹脂封止時に樹脂バリが発生するのを抑制することが可能なリードフレーム、ならびに半導体装置およびその製造方法が実現される。
以下、図面を参照しつつ、本発明の好適な実施形態について詳細に説明する。なお、図面の説明においては、同一要素には同一符号を付し、重複する説明を省略する。
図1および図2は、それぞれ本発明による半導体装置の一実施形態を示す平面図および断面図である。半導体装置1は、半導体チップ10と、半導体チップ10が載置された上面S1(第1面)および上面S1と反対の面である下面S2(第2面)を有するアイランド20と、アイランド20に連結され、当該アイランド20を保持する吊ピン30と、吊ピン30から分岐した分岐部40と、を備えている。
半導体チップ10は、ワイヤボンディングによりリード端子50と電気的に接続されている。具体的には、半導体チップ10のパッド12とリード端子50とが、ワイヤ70を介して接続されている。アイランド20、吊ピン30、分岐部40およびリード端子50は、リードフレーム60を構成している。
分岐部40は、吊ピン30の両側に設けられた分岐部42(第1の分岐部)および分岐部44(第2の分岐部)を含んでいる。分岐部40は、アイランド20の下面S2側に向けて曲げ加工されることにより、当該下面S2側に向かって傾斜している(図2参照)。また、下面S2を下にしたとき、アイランド20は、吊ピン30の先端部よりも低い位置に存在する。
図3〜図6を参照しつつ、本発明による半導体装置の製造方法の一実施形態を説明する。まず、上述のリードフレーム60を準備する。その後、アイランド20の上面S1上に、半導体チップ10を載置する(図3)。例えば、アイランド20の中央付近に接着剤を用いて半導体チップ10を接合すればよい。続いて、ワイヤ70を介して、半導体チップ10とリード端子50とを電気的に接続する(図4)。
次に、上金型82および下金型84を有する金型80にリードフレーム60を設置する(図5)。このとき、リードフレーム60は、上金型82および下金型84によって分岐部40が挟み込まれるように、金型80に設置される。詳細には、固定された下金型84内にリードフレーム60を配置した後、上金型82を下降させることにより、吊ピン30および分岐部40をクランプする。また、リードフレーム60は、アイランド20の下面S2が下金型84の底面に接するように、金型80に設置される。
続いて、リードフレーム60が金型80に設置された状態で、当該金型80内にエポキシ樹脂等の封止樹脂を注入する。これにより、半導体チップ10が封止樹脂で覆われる。その後、封止樹脂からはみ出した部分が除去されるように、吊ピン30および分岐部40を切断する。また、リード端子50を所定の形状に成形する。以上により、図6に示す半導体装置が得られる。同図は、半導体装置の裏面を示す平面図である。アイランド20の下面S2が、封止樹脂90の表面に露出している。
本実施形態の効果を説明する。本実施形態においては、吊ピン30から分岐した分岐部40が設けられている。この分岐部40は、リードフレーム60が金型80に設置される際に梃子として機能する。つまり、上金型82および下金型84で分岐部40が挟み込まれることによって、アイランド20の下面S2側に向かって傾斜している分岐部40を水平に戻そうとする力が与えられる。すると、梃子の原理により、アイランド20を金型80の底面に押し付けようとする力が働く(図5参照)。
これにより、アイランド20と下金型84との間に隙間がない状態で、封止樹脂の注入を行うことができる。このため、特殊な金型を用いることなく、樹脂封止時に樹脂バリが発生するのを抑制することができる。よって、金型の加工費の上昇を招くことなく、樹脂バリの発生を抑えることができる。このように樹脂バリの発生が抑えられると、アイランド20の下面S2の露出面積が増大するため、半導体チップ10で発生した熱をアイランド20を通じて効率良く放散させることができる。
ところで、図9に示した従来技術には、金型の加工費が高くなるという問題の他にも、次の3つの問題がある。1つ目は、吸引により金型温度が不安定となり、樹脂の温度が変化するため、良好な樹脂封入が困難となるという問題である。2つ目は、吸引時に樹脂が侵入したとき吸引孔が樹脂で埋まり、金型故障となり修理に費用がかかるという問題である。そして、3つ目は、アイランド中央を吸引するのでアイランドの周辺は浮き上がる可能性が高く、樹脂バリが発生し易くなるという問題である。本実施形態によれば、これらの問題も解消することができる。
本発明による半導体装置の一実施形態を示す平面図である。 本発明による半導体装置の一実施形態を示す断面図である。 本発明による半導体装置の製造方法の一実施形態を示す工程図である。 本発明による半導体装置の製造方法の一実施形態を示す工程図である。 本発明による半導体装置の製造方法の一実施形態を示す工程図である。 本発明による半導体装置の製造方法の一実施形態を示す工程図である。 従来の半導体装置の製造方法を説明するための断面図である。 従来の半導体装置の製造方法の問題点を説明するための平面図である。 従来の半導体装置の製造方法を説明するための断面図である。
符号の説明
1 半導体装置
10 半導体チップ
12 パッド
20 アイランド
30 吊ピン
40 分岐部
42 分岐部
44 分岐部
50 リード端子
60 リードフレーム
70 ワイヤ
80 金型
82 上金型
84 下金型
90 封止樹脂

Claims (8)

  1. 半導体チップが載置される第1面、および前記第1面と反対の面である第2面を有するアイランドと、
    前記アイランドに連結され、当該アイランドを保持する吊ピンと、
    前記吊ピンから分岐した分岐部と、を備え、
    前記分岐部は、前記アイランドの前記第2面側に向かって傾斜していることを特徴とするリードフレーム。
  2. 請求項1に記載のリードフレームにおいて、
    前記分岐部は、前記第2面側に向けて曲げ加工されているリードフレーム。
  3. 請求項1または2に記載のリードフレームにおいて、
    前記分岐部は、前記吊ピンの両側に設けられた第1および第2の分岐部を含むリードフレーム。
  4. 請求項1乃至3いずれかに記載のリードフレームにおいて、
    前記アイランドの前記第2面を下にしたとき、
    前記アイランドは、前記吊ピンの先端部よりも低い位置に存在するリードフレーム。
  5. 半導体チップと、
    前記半導体チップが載置された第1面、および前記第1面と反対の面である第2面を有するアイランドと、
    前記アイランドに連結され、当該アイランドを保持する吊ピンと、
    前記吊ピンから分岐した分岐部と、
    を備えることを特徴とする半導体装置。
  6. 請求項5に記載の半導体装置において、
    前記半導体チップを覆う封止樹脂を更に備え、
    前記アイランドの前記第2面は、前記封止樹脂の表面に露出している半導体装置。
  7. 請求項1乃至4いずれかに記載のリードフレームを準備する工程と、
    前記アイランドの前記第1面上に、前記半導体チップを載置する工程と、
    前記半導体チップを載置する工程よりも後に、上金型および下金型を有する金型に前記リードフレームを設置する工程と、
    前記リードフレームが前記金型に設置された状態で、当該金型内に封止樹脂を注入する工程と、を含み、
    前記リードフレームは、前記上金型および前記下金型によって前記分岐部が挟み込まれるように、前記金型に設置されることを特徴とする半導体装置の製造方法。
  8. 請求項7に記載の半導体装置の製造方法において、
    前記リードフレームは、前記アイランドの前記第2面が前記下金型の底面に接するように、前記金型に設置される半導体装置の製造方法。
JP2007065277A 2007-03-14 2007-03-14 半導体装置およびその製造方法 Expired - Fee Related JP5180495B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2007065277A JP5180495B2 (ja) 2007-03-14 2007-03-14 半導体装置およびその製造方法
US12/048,447 US7944027B2 (en) 2007-03-14 2008-03-14 Lead frame, semiconductor device, and method of manufacturing the semiconductor device
US13/081,174 US8236620B2 (en) 2007-03-14 2011-04-06 Method of manufacturing a semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2007065277A JP5180495B2 (ja) 2007-03-14 2007-03-14 半導体装置およびその製造方法

Publications (2)

Publication Number Publication Date
JP2008227280A true JP2008227280A (ja) 2008-09-25
JP5180495B2 JP5180495B2 (ja) 2013-04-10

Family

ID=39761815

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2007065277A Expired - Fee Related JP5180495B2 (ja) 2007-03-14 2007-03-14 半導体装置およびその製造方法

Country Status (2)

Country Link
US (2) US7944027B2 (ja)
JP (1) JP5180495B2 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190053783A (ko) 2017-11-10 2019-05-20 에이블릭 가부시키가이샤 수지 봉지 금형 및 반도체 장치의 제조 방법

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04333245A (ja) * 1990-12-28 1992-11-20 Sgs Thomson Microelettronica Spa プラスチック集積回路パッケージを製造するための金型
JPH08153845A (ja) * 1994-11-29 1996-06-11 Nec Corp 樹脂封止型半導体装置及びリードフレームの製造方法
JPH11260985A (ja) * 1998-03-12 1999-09-24 Matsushita Electron Corp リードフレーム,樹脂封止型半導体装置及びその製造方法
JP2001177035A (ja) * 1999-12-15 2001-06-29 Matsushita Electronics Industry Corp 半導体装置及び半導体装置の製造方法
JP2005276890A (ja) * 2004-03-23 2005-10-06 Renesas Technology Corp 半導体装置及びその製造方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3616469B2 (ja) 1997-01-24 2005-02-02 ローム株式会社 半導体装置およびその製造方法
KR100319616B1 (ko) * 1999-04-17 2002-01-05 김영환 리드프레임 및 이를 이용한 버텀리드 반도체패키지
TW508774B (en) * 2000-09-15 2002-11-01 Samsung Techwin Co Ltd Lead frame, semiconductor package having the same, method of manufacturing semiconductor package, molding plates and molding machine for manufacturing semiconductor package

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04333245A (ja) * 1990-12-28 1992-11-20 Sgs Thomson Microelettronica Spa プラスチック集積回路パッケージを製造するための金型
JPH08153845A (ja) * 1994-11-29 1996-06-11 Nec Corp 樹脂封止型半導体装置及びリードフレームの製造方法
JPH11260985A (ja) * 1998-03-12 1999-09-24 Matsushita Electron Corp リードフレーム,樹脂封止型半導体装置及びその製造方法
JP2001177035A (ja) * 1999-12-15 2001-06-29 Matsushita Electronics Industry Corp 半導体装置及び半導体装置の製造方法
JP2005276890A (ja) * 2004-03-23 2005-10-06 Renesas Technology Corp 半導体装置及びその製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190053783A (ko) 2017-11-10 2019-05-20 에이블릭 가부시키가이샤 수지 봉지 금형 및 반도체 장치의 제조 방법
US10804118B2 (en) 2017-11-10 2020-10-13 Ablic Inc. Resin encapsulating mold and method of manufacturing semiconductor device

Also Published As

Publication number Publication date
US20110183473A1 (en) 2011-07-28
US8236620B2 (en) 2012-08-07
US20080224280A1 (en) 2008-09-18
US7944027B2 (en) 2011-05-17
JP5180495B2 (ja) 2013-04-10

Similar Documents

Publication Publication Date Title
JP2014013908A (ja) 一体型スルーホール熱放散ピンを有するモールドされた半導体パッケージおよびその製造方法
US9620438B2 (en) Electronic device with heat dissipater
JP2006202976A (ja) 樹脂封止型半導体装置およびリードフレーム
JP5169964B2 (ja) モールドパッケージの実装構造および実装方法
JP4307362B2 (ja) 半導体装置、リードフレーム及びリードフレームの製造方法
US20080073763A1 (en) Semiconductor device and method of manufacturing the same
JP2008130750A (ja) 半導体装置
JP5180495B2 (ja) 半導体装置およびその製造方法
JP2005191147A (ja) 混成集積回路装置の製造方法
JP2005311214A (ja) 半導体装置およびその製造方法
JP2017028131A (ja) パッケージ実装体
JP2005209805A (ja) 半導体装置およびその製造方法
JP5217014B2 (ja) 電力変換装置およびその製造方法
JP2009164511A (ja) 半導体装置およびその製造方法
JP2008294132A (ja) モールドパッケージおよびその製造方法
JP2007311518A (ja) 半導体装置の製造方法及び半導体装置
JP4207791B2 (ja) 半導体装置
JP2010040846A (ja) 半導体装置及び半導体装置の製造方法
JP2010056325A (ja) 半導体装置およびその製造方法
JP3991649B2 (ja) 半導体装置の製造方法および半導体装置
JP4695672B2 (ja) 半導体装置
JP2009141053A (ja) リードフレームおよび半導体装置の製造方法
JP2006229030A (ja) リードフレームおよびこれを用いた半導体装置
JP4326385B2 (ja) 半導体装置
JP2005150693A (ja) チップパッケージ構造

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20100113

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20110615

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110705

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110824

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120522

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120614

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20130108

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20130111

R150 Certificate of patent or registration of utility model

Ref document number: 5180495

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees