JP2008224810A

JP2008224810A - 電気光学装置および電気光学装置用基板

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Publication number: JP2008224810A
Application number: JP2007059766A
Authority: JP
Inventors: Tomotoshi Kato; 友敏加藤; Kengo Shiragami; 謙吾白神; Shin Fujita; 伸藤田
Original assignee: Epson Imaging Devices Corp
Current assignee: Epson Imaging Devices Corp
Priority date: 2007-03-09
Filing date: 2007-03-09
Publication date: 2008-09-25
Anticipated expiration: 2027-03-09
Also published as: US20080218651A1; JP4586811B2

Abstract

【課題】保持容量線への電位印加を安定化可能な電気光学装置等を提供することである。
【解決手段】電気光学装置５０は、各画素に設けられた保持容量と、保持容量に接続された保持容量線ＨＬと、保持容量線ＨＬへ電位を印加する電位印加部１５０と、を含む。保持容量線ＨＬの両端が電位印加部１５０に接続されている。
【選択図】図１

Description

本発明は、電気光学装置および電気光学装置用基板に係り、特に保持容量線を有する電気光学装置および電気光学装置用基板に関する。

ＴＮ（Twisted Nematic）方式の液晶表示装置では、対向基板に設けられた共通電極に交流（ＡＣ）電位を印加する駆動方法が知られている。また、共通電極に一定電位を印加し、保持容量線に交流電位を印加する駆動方法が知られている。後者の駆動方法によれば、消費電力を小さくすることができる。

特開２００２−１９６３５８号公報

一般に保持容量線はデータ線と交差している。このため、両配線のカップリングによって、データ線の電位が変化すると保持容量線にノイズがのってしまう。また、保持容量線に交流電位を印加する駆動方法の場合、パネルサイズが大きい等の理由により、保持容量線と当該保持容量線に電位を印加するための配線との負荷が大きくなってしまう。保持容量線等の負荷が大きいと上記のノイズを吸収しきれなくなり、クロストークが発生する場合がある。このクロストークの発生を以下に説明する。

保持容量線の電位は、ゲート線の信号をトリガにして、ゲート線の電位がＨｉｇｈレベルからＬｏｗレベルへ遷移した後に反転する。このとき、画素トランジスタはオフしているので、画素電極の電位はフローティング状態になっている。このため、保持容量線に対向している画素電極の電位は、保持容量線とのカップリングによって変化する。保持容量線で反転する電位の大きさをＶ_Hとすると、画素電極の電位の変化量ΔＶ_PXは次式で表される。なお、Ｃ_SCは保持容量、Ｃ_LCは液晶容量、Ｃ_PAは画素電極の寄生容量である。

ΔＶ_PX＝Ｃ_SC／（Ｃ_SC＋Ｃ_LC＋Ｃ_PA）×Ｖ_H

上記式から画素電極の電位は、保持容量線の反転する電位の大きさＶ_Hに依存することがわかる。このため、保持容量線への電位印加は安定的に行うことが必要である。

しかし、上記のように保持容量線にのったノイズが吸収されない場合、ΔＶ_PXの大きさが表示ラインごとに異なり、その結果、クロストークが発生する。

本発明の目的は、保持容量線への電位印加を安定化可能な電気光学装置および電気光学装置用基板を提供することである。

本発明に係る電気光学装置は、各画素に設けられた保持容量と、前記保持容量に接続された保持容量線と、前記保持容量線へ電位を印加する電位印加部と、を備え、前記保持容量線の両端が前記電位印加部に接続されていることを特徴とする。上記構成によれば、保持容量線の負荷が軽減される。このため、保持容量線への電位印加を安定的に行うことができる。

本発明に係る電気光学装置は、各画素に設けられた保持容量と、前記保持容量に接続された保持容量線と、前記保持容量線へ電位を印加する電位印加部と、を備え、前記電位印加部は、その一部に、互いに並列接続された複数の電位印加経路を有することを特徴とする。上記構成によれば、電位印加部の抵抗が低減される。このため、保持容量線への電位印加を安定的に行うことができる。

前記複数の電位印加経路は検査パッドを通る経路を含むことが好ましい。上記構成によれば、検査パッドを有効利用することができる。また、周辺領域の増大を抑制することができる。

前記保持容量線の両端が前記電位印加部に接続されていることが好ましい。上記構成によれば、保持容量線の負荷が軽減される。このため、保持容量線への電位印加を安定的に行うことができる。

本発明に係る電気光学装置用基板は、各画素に設けられた保持容量と、前記保持容量に接続された保持容量線と、前記保持容量線へ電位を印加する電位印加部と、を備え、前記保持容量線の両端が前記電位印加部に接続されていることを特徴とする。上記構成によれば、保持容量線の負荷が軽減される。このため、保持容量線への電位印加を安定的に行うことができる。

本発明に係る電気光学装置用基板は、各画素に設けられた保持容量と、前記保持容量に接続された保持容量線と、前記保持容量線へ電位を印加する電位印加部と、を備え、前記電位印加部は、その一部に、互いに並列接続された複数の電位印加経路を有することを特徴とする。上記構成によれば、電位印加部の抵抗が低減される。このため、保持容量線への電位印加を安定的に行うことができる。

以下に、図面を用いて本発明に係る実施の形態を説明する。

図１に実施の形態に係る液晶表示装置５０を説明する模式的な平面図を示し、図２に液晶表示装置５０の表示領域５２の構成を説明する回路図を示す。図１では説明のために例えば表示領域５２の外側の周辺領域５６を広く図示しているが、図示は実際の寸法比率を表すものではない。

液晶表示装置５０は、対向配置された一対の基板と、当該一対の基板に挟持された液晶層とを含んでいる。液晶表示装置５０が透過型または半透過型の場合、各基板は例えばガラス板等の透光性基板で構成可能である。液晶表示装置５０が反射型の場合、一対の基板の一方は透光性を有しなくてもよい。対を成す上記２枚の基板は以下に例示する種々の要素が設けられて素子基板および対向基板をそれぞれ構成する。このため、液晶層は素子基板と対向基板とで挟持されているとも捉えられる。なお、図１では対向基板を省略している。以下、液晶表示装置５０がＴＮ方式の場合を例示する。

以下に、まず、液晶表示装置５０の表示領域５２の構成を説明する。

液晶表示装置５０は、ゲート線ＧＬと、データ線ＤＬと、画素トランジスタＴＲと、画素電極と、液晶容量Ｃ_LCと、保持容量線ＨＬと、保持容量Ｃ_SCとを含んでいる。なお、後述のように、ゲート線は画素選択線、走査線等とも呼ばれ、データ線はドレイン線、表示信号線等とも呼ばれる。

ゲート線ＧＬは、上記一対の基板のうちで素子基板１００を構成する基板１１０に設けられている。ゲート線ＧＬは液晶表示装置５０の全体で複数本設けられており、図１および図２にはそのうちの隣接する（連続する）２本のみが図示されている。これら２本を区別する場合は、ｎを整数として、符号ＧＬ_n，ＧＬ_n+1を用いることにする。ここでは、各ゲート線ＧＬが全体として行方向に延伸し、これらのゲート線ＧＬが列方向に配列されている場合を例示する。

データ線ＤＬは上記基板１１０に設けられている。データ線ＤＬは、液晶表示装置５０の全体で複数本設けられており、図１および図２にはそのうちの隣接する２本のみが図示されている。これら２本を区別する場合は、ｍを整数として、符号ＤＬ_m，ＤＬ_m+1を用いることにする。ここでは、各データ線ＤＬが全体として行方向に延伸し、これらのデータ線ＤＬが列方向に配列されている場合を例示する。

すなわち、データ線ＤＬとゲート線ＧＬとは互いに直交する方向に延伸している。図面では配線ＧＬ，ＤＬを直線状に図示しているが、配線ＧＬ，ＤＬの一方または両方が例えば局所的に張り出し部や蛇行部を有し全体として上記各方向に延伸していてもよい。

画素トランジスタＴＲは、例えば薄膜ＭＯＳ（Metal Oxide Semiconductor）トランジスタで構成可能である。画素トランジスタＴＲは、上記基板１１０に設けられている。画素トランジスタＴＲは、各画素５４に設けられ、各画素５４においてゲート線ＧＬとデータ線ＤＬとの交差部分付近に配置されている（図２参照）。図２に示すように、各ゲート線ＧＬは行方向に配列された複数の画素トランジスタＴＲのゲートに接続され、各データ線ＤＬは列方向に配列された複数の画素トランジスタＴＲのドレインに接続されている。このため、データ線ＤＬはドレイン線ＤＬとも呼ばれる。各画素トランジスタＴＲのソースは各画素５４に設けられた画素電極に接続されている。画素電極は基板１１０に設けられている。なお、画素トランジスタＴＲについてソースとドレインとは上記とは逆に呼ぶことも可能である。

上記構成により、各画素電極に、データ線ＤＬから画素トランジスタＴＲを介して、その画素５４の表示に応じた電位が印加される。このため、データ線ＤＬを表示信号線ＤＬとも呼ばれる。画素電極へ電位が印加される画素５４は、その画素５４が接続されたゲート線ＧＬへ画素トランジスタＴＲのオン電位を印加することによって、選択される。このため、ゲート線ＧＬを画素選択線ＧＬと呼ぶこともできる。複数本のゲート線ＧＬは例えば順次、選択され、この場合、ゲート線ＧＬは走査線ＧＬとも呼ばれる。なお、画素トランジスタＴＲ以外の他のスイッチング素子を用いることも可能である。

ここで画素５４は例えば隣接する画素電極間の領域に、その境界線を設定することが可能である。また、例えば、画素電極が配置された領域（または配置された範囲）を、画素５４の領域に対応させることも可能である。また、例えば、対向基板に設けられる後述の遮光膜の各開口部を画素５４の領域に対応させることも可能である。画素５４の配列は例えばマトリクス配列、デルタ配列等のいずれであってもよい。

液晶容量Ｃ_LCは、各画素５４に設けられている。液晶容量Ｃ_LCは画素電極と対向基板に設けられた後述の対向電極との液晶層を介した積層構造によって構成される。

保持容量線ＨＬは、上記基板１１０に設けられている。保持容量線ＨＬは、液晶表示装置５０の全体で複数本設けられている。ここでは、各保持容量線ＨＬが全体として行方向に延伸し、これらの保持容量線ＨＬが列方向に配列されている場合を例示する。この場合、各保持容量線ＨＬは行方向に配列された複数の画素５４にわたって設けられている。また、保持容量線ＨＬとゲート線ＧＬとが交互に配置されている場合を例示する。図１および図２には隣接する２本の保持容量線ＨＬのみが図示されており、これらを区別する場合は、ｎを整数として、符号ＨＬ_n，ＨＬ_n+1を用いることにする。図面では保持容量線ＨＬを直線状に図示しているが、当該配線ＨＬは例えば局所的に張り出し部や蛇行部を有し全体として上記方向に延伸していてもよい。

保持容量Ｃ_SCは、各画素５４に設けられており、保持容量線ＨＬと画素トランジスタＴＲのソースとの間に接続されている。このため、保持容量Ｃ_SCは画素トランジスタＴＲのソースを介して液晶容量Ｃ_LCと接続されている。保持容量Ｃ_SCは例えば、保持容量線ＨＬと画素電極との絶縁膜を介した積層構造によって構成可能であり、また、保持容量線ＨＬと画素トランジスタＴＲの半導体層との絶縁膜を介した積層構造によって構成可能である。

液晶表示装置５０は、また、遮光膜と、カラーフィルタと、対向電極とを含んでいる。これらの要素は、上記一対の基板のうちで対向基板を構成する基板に設けられている。遮光膜は、少なくとも表示領域内に配置され、各画素電極に対向する位置に開口部が設けられている。当該各開口部には、その画素５４の表示色に応じた色相のカラーフィルタが配置されている。なお、液晶表示装置５０が例えば白黒表示用の場合、カラーフィルタは省略可能である。対向電極は、例えばカラーフィルタ上に配置されている。対向電極は、各画素５４に設けられており、例えば全ての画素５４に跨った単一の導電層で形成可能である。対向電極には電位Ｖ_COM（図２参照）が印加される。

以下に、液晶表示装置５０の周辺領域５６の構成を説明する。

液晶表示装置５０は、ゲートドライバ１３２と、駆動ＩＣ（Integrated Circuit）１３４と、保持容量線ＨＬへ電位を印加するための電位印加部１５０とを周辺領域５６に含んでいる。これらの要素は基板１１０に設けられている。

ゲートドライバ１３２は、全てのゲート線ＧＬに接続されており、各ゲート線ＧＬへ例えば順次に電位を印加する。ゲートドライバ１３２の配置位置は図示の例に限られるものではない。

駆動ＩＣ１３４は、ゲート線ＧＬ、データ線ＤＬ、保持容量線ＨＬ等への印加電圧を生成して出力する回路であり、集積回路化（ＩＣ化）されている。図１には、駆動ＩＣ１３４が、素子基板１００に接続されたＦＰＣ（Flexible Printed Circuit）５８と表示領域５２との間に搭載されている場合を例示している。なお、駆動ＩＣ１３４とゲートドライバ１３２、ＦＰＣ５８等との接続形態は図示を省略している。

電位印加部１５０は、駆動ＩＣ１３４と全ての保持容量線ＨＬとに接続されている。ここでは電位印加部１５０が、Ｈｉｇｈレベル電位印加部１５２Ｈと、Ｌｏｗレベル電位印加部１５２Ｌと、複数のスイッチング素子１６２と、複数のスイッチング素子１６４とを含んで構成される場合を例示する。スイッチング素子１６２，１６４は、模式的に図示しているが、例えばトランジスタによって構成可能である。また、複数のスイッチング素子１６２は、ゲートドライバ１３２と同様のドライバで構成可能であり、複数のスイッチング素子１６４についても同様である。なお、各スイッチング素子１６２，１６４の状態は図示の例に限られるものではない。

Ｈｉｇｈレベル電位印加部１５２Ｈは配線１５４Ｈを含み、当該配線１５４Ｈは駆動ＩＣ１３４のＨｉｇｈレベル電位用出力端に接続されている。Ｌｏｗレベル電位印加部１５２Ｌは配線１５４Ｌを含み、当該配線１５４Ｌは駆動ＩＣ１３４のＬｏｗレベル電位用出力端に接続されている。

両配線１５４Ｈ，１５４Ｌは、上記出力端から保持容量線ＨＬの一端側を当該配線ＨＬの配列方向（表示領域５２での列方向に対応する方向）に延伸し、駆動ＩＣ１３４とは反対側を通り、保持容量線ＨＬの他端側を当該配線ＨＬの配列方向に延伸している。なお、配線１５４Ｈ，１５４Ｌの互いの配置位置は図示の例に限られるものではない。

配線１５４Ｈ，１５４Ｌは、保持容量線ＨＬの一端側において、各スイッチング素子１６２を介して各保持容量線ＨＬの一端に接続されている。スイッチング素子１６２は、各保持容量線ＨＬに設けられており、配線１５４Ｈ，１５４Ｌのいずれかを選択的に保持容量線ＨＬに接続するように構成されている。また、配線１５４Ｈ，１５４Ｌは、保持容量線ＨＬの他端側において、各スイッチング素子１６４を介して各保持容量線ＨＬの他端に接続されている。スイッチング素子１６４は、各保持容量線ＨＬに設けられており、配線１５４Ｈ，１５４Ｌのいずれかを選択的に保持容量線ＨＬに接続するように構成されている。すなわち、各保持容量線ＨＬは、その両端において電位印加部１５０に接続されている。

同一の保持容量線ＨＬに接続されたスイッチング素子１６２，１６４は両方がＨｉｇｈレベル電位印加部１５２ＨとＬｏｗレベル電位印加部１５２Ｌとの一方を選択するように制御される。換言すれば、同一の保持容量線ＨＬに接続されたスイッチング素子１６２，１６４が、異なる電位印加部１５２Ｈ，１５２Ｌに接続されることがないように制御される。

図３に液晶表示装置５０における駆動方法を説明するタイミングチャートを示す。図３には、ゲート線ＧＬ_n，ＧＬ_n+1と保持容量線ＨＬ_n，ＨＬ_n+1とデータ線ＤＬ_m，ＤＬ_m+1へ各印加電位波形の一例を図示している。なお、対向電極への印加電位Ｖ_COM（図２参照）は直流（ＤＣ）であってもよいし、交流（ＡＣ）であってもよい。

ゲート線ＧＬ_n，ＧＬ_n+1の電位は順次、Ｈｉｇｈレベルに遷移する。ゲート線ＧＬ_nがＨｉｇｈレベルの期間中に、データ線ＤＬ_m，ＤＬ_m+1には、対応する画素電極の表示データの電位が印加される。保持容量線ＨＬ_nの電位は、ゲート線ＧＬ_nの信号をトリガにして、当該ゲート線ＧＬ_nの電位がＨｉｇｈレベルからＬｏｗレベルへ遷移した後に反転する。すなわち、保持容量線ＨＬ_nはフレーム周期で交流駆動される。その後、ゲート線ＧＬ_n+1が選択され、上記と同様に各配線ＤＬ_m，ＤＬ_m+1，ＨＬ_n+1に電位が印加される。図３では、隣接する保持容量線ＨＬ_n，ＨＬ_n+1が互いに反対の電位レベルになるように駆動される場合を例示している。

上記構成によれば、保持容量線ＨＬへの電位印加を当該配線ＨＬの片側からのみ行う構成に比べて、保持容量線ＨＬの負荷が軽減される。したがって、保持容量線ＨＬへの電位印加を安定的に行うことができる。

保持容量線ＨＬへの安定的な電位印加によれば、例えばクロストークを抑制することができる。すなわち、上記駆動方法では保持容量線ＨＬの電位レベルが反転する時点で画素トランジスタＴＲはオフしている。このため、フローティング状態にある画素電極の電位は、保持容量線ＨＬの電位レベルの反転に伴って変動する。このとき、各保持容量線ＨＬの電位が安定化することによって、換言すれば各保持容量線ＨＬにおいてノイズ耐性が向上することによって、上記の画素電極の電位変動が各表示ラインで同等になり、クロストークを抑制することができる。

上記配線１５４Ｈ，１５４Ｌは、以下に説明する液晶表示装置５０Ｂのように配置することも可能である。

図４に液晶表示装置５０Ｂを説明する模式的な平面図を示す。液晶表示装置５０Ｂの構成は、配線１５４Ｈ，１５４Ｌの配置形態を除いて、上記液晶表示装置５０を適用可能である。液晶表示装置５０Ｂでは、各配線１５４Ｈ，１５４Ｌは、表示領域５２と駆動ＩＣ１３４との間の領域において分岐し、保持容量線ＨＬの一端側と他端側とのそれぞれへ延伸している。このため、配線１５４Ｈ，１５４Ｌは駆動ＩＣ１３４とは反対側の領域を通らない。

液晶表示装置５０Ｂによっても、保持容量線ＨＬへの電位印加を安定的に行うことができる。

ここで、液晶表示装置５０，５０Ｂを対比する。駆動ＩＣ１３４の付近には、当該ＩＣ１３４の出力端に接続された配線等が多数配置される。このため、液晶表示装置５０のように、駆動ＩＣ１３４において配線１５４Ｈ，１５４Ｌ用の出力端をＩＣ端部付近に設けて配線１５４Ｈ，１５４Ｌを駆動ＩＣ１３４とは反対側へ迂回させるのが好ましい。これによれば例えば、配線１５４Ｈ，１５４Ｌが他の配線と交差するのが回避され、配線交差によるノイズを防止することができる。

上記の電位印加部１５０に替えて、以下に説明する電位印加部１７０を適用することも可能である。

図５に電位印加部１７０を適用した液晶表示装置５０Ｃを説明する模式的な平面図を示し、図５中の一点鎖線で囲んだ部分６の拡大平面図を図６に示す。液晶表示装置５０Ｃの構成は、電位印加部１７０を除いて、上記液晶表示装置５０を適用可能である。

電位印加部１７０は、駆動ＩＣ１３４と全ての保持容量線ＨＬとに接続されている。なお、図６では駆動ＩＣ１３４を一点鎖線で図示している。ここでは電位印加部１７０が、Ｈｉｇｈレベル電位印加部１７２Ｈと、Ｌｏｗレベル電位印加部１７２Ｌと、複数のスイッチング素子１６０とを含んで構成される場合を例示する。

Ｈｉｇｈレベル電位印加部１７２Ｈは、配線１７４Ｈと、２つの電位印加経路１７６Ｈ１，１７６Ｈ２とを含んでいる。Ｌｏｗレベル電位印加部１７２Ｌは、配線１７４Ｌと、２つの電位印加経路１７６Ｌ１，１７６Ｌ２とを含んでいる。

配線１７４Ｈ，１７４Ｌは、保持容量線ＨＬの一端側において当該配線ＨＬの配列方向に延伸している。なお、配線１７４Ｈ，１７４Ｌの互いの配置位置は図示の例に限られるものではない。配線１７４Ｈ，１７４Ｌは、保持容量線ＨＬの一端側において、スイッチング素子１６０を介して各保持容量線ＨＬの一端に接続されている。スイッチング素子１６０は、各保持容量線ＨＬに設けられており、配線１７４Ｈ，１７４Ｌのいずれかを選択的に保持容量線ＨＬに接続するように構成されている。スイッチング素子１６０は、模式的に図示しているが、上記スイッチング素子１６２，１６４と同様に構成可能である。なお、各スイッチング素子１６０の状態は図示の例に限られるものではない。

２つの電位印加経路１７６Ｈ１，１７６Ｈ２は互いに並列接続されているとともに配線１７４Ｈに接続されている。すなわち、Ｈｉｇｈレベル電位印加部１７２Ｈは、その一部に、互いに並列接続された２つの電位印加経路１７６Ｈ１，１７６Ｈ２を有している。

一方の電位印加経路１７６Ｈ１は例えば配線１７８Ｈａによって構成可能であり、当該配線１７８Ｈａは配線１７４Ｈの駆動ＩＣ１３４に近い方の端部と、駆動ＩＣ１３４のＨｉｇｈレベル電位用出力端１３４Ｈとを互いに接続している。なお、図６では出力端１３４Ｈを丸印で模式的に図示している。

他方の電位印加経路１７６Ｈ２は例えば配線１７８Ｈｂと検査パッド１８０Ｈと配線１７８Ｈｃとによって構成可能である。配線１７８Ｈｂは駆動ＩＣ１３４の上記出力端１３４Ｈと検査パッド１８０Ｈとを互いに接続している。配線１７８Ｈｃは検査パッド１８０Ｈと配線１７４Ｈの上記端部とを互いに接続している。

また、２つの電位印加経路１７６Ｌ１，１７６Ｌ２は互いに並列接続されているとともに配線１７４Ｌに接続されている。すなわち、Ｌｏｗレベル電位印加部１７２Ｌは、その一部に、互いに並列接続された２つの電位印加経路１７６Ｌ１，１７６Ｌ２を有している。

一方の電位印加経路１７６Ｌ１は例えば配線１７８Ｌａによって構成可能であり、当該配線１７８Ｌａは配線１７４Ｌの駆動ＩＣ１３４に近い方の端部と、駆動ＩＣ１３４のＬｏｗレベル電位用出力端１３４Ｌとを互いに接続している。なお、図６では出力端１３４Ｌを丸印で模式的に図示している。

他方の電位印加経路１７６Ｌ２は例えば配線１７８Ｌｂと検査パッド１８０Ｌと配線１７８Ｌｃとによって構成可能である。配線１７８Ｌｂは、駆動ＩＣ１３４の上記出力端１３４Ｌと、検査パッド１８０Ｌとを互いに接続している。配線１７８Ｌｃは、検査パッド１８０Ｌと配線１７４Ｌの上記端部とを互いに接続している。

検査パッド１８０Ｈ，１８０Ｌは、配線１７４Ｈ，１７４Ｌおよび保持容量線ＨＬを検査するために用いられるものである。なお、図６の例示では検査パッド１８０Ｈ，１８０Ｌが、対応する配線１７４Ｈ，１７４Ｌの延長線上に配置されているが、検査パッド１８０Ｈ，１８０Ｌの配置位置はこの例示に限られるものではない。

図６の例示では配線１７８Ｈｂ，１７８Ｌｂは駆動ＩＣ１３４の下を通って、対応する検査パッド１８０Ｈ，１８０Ｌへ至る。配線１７８Ｈｂ，１７８Ｈｃの検査パッド１８０Ｈへの接続箇所および配線１７８Ｌｂ，１７８Ｌｃの検査パッド１８０Ｌへの接続箇所は図６の例示に限られるものではない。また、配線１７８Ｈａ，１７８Ｈｂ，１７８Ｈｃ，１７８Ｌａ，１７８Ｌｂ，１７８Ｌｃは、図６では直線状に例示しているが、例えば局所的に蛇行していてもよい。

駆動ＩＣ１３４付近には各種配線が多数配置されている。このため、配線１７８Ｈａを配線１７４Ｈよりも細くする必要性が生じる場合がある。しかし、上記構成によれば、電位印加経路１７６Ｈ１に電位印加経路１７６Ｈ２が並列接続されているので、駆動ＩＣ１３４の出力端１３４Ｈから配線１７４Ｈへ至る経路の抵抗が、電位印加経路１７６Ｈ１のみを用いた構成に比べて低減される。また、駆動ＩＣ１３４の出力端１３４Ｌから配線１７４Ｌへ至る経路についても同様である。つまり、電位印加部１７０の抵抗が低減され、保持容量線ＨＬへの電位印加を安定的に行うことができる。その結果、例えば上記のクロストークを抑制することができる。なお、２本以上の電位印加経路を並列接続してもよい。

ここで、検査パッド１８０Ｈ，１８０Ｌは、検査プローブ等との接触の必要性から、配線１７８Ｈｂ，１７８Ｈｃ，１７８Ｌｂ，１７８Ｌｃよりも幅広に構成される。このため、検査パッド１８０，１８０Ｌを経由する電位印加経路１７６Ｈ２，１７６Ｌ２は、電位印加経路１７６Ｈ１，１７６Ｌ１よりも低抵抗に構成可能である。例えば、各電位印加経路１７６Ｈ１，１７６Ｌ１が１６０Ωの場合であっても、各電位印加経路１７６Ｈ２，１７６Ｌ２を６０Ωにすることが可能である。この数値例の場合、駆動ＩＣ１３４から配線１７４Ｈ，１７４Ｌへの各経路の抵抗は約４０Ωに低減される。

また、上記構成によれば、検査パッド１８０Ｈ，１８０Ｌを配線検査のためだけでなく、電位印加経路１７６Ｈ２，１７６Ｌ２の形成に有効利用することができる。また、仮に検査パッド１８０Ｈ，１８０Ｌを利用しない場合には、配線幅を広くして電位印加経路１７６Ｈ２，１７６Ｌ２の低抵抗化を図る必要が生じ、周辺領域５６（図５参照）の増大を招いてしまう。これに対して、検査パッド１８０Ｈ，１８０Ｌを利用して電位印加経路１７６Ｈ２，１７６Ｌ２を形成することによって、周辺領域５６の増大を抑制することができる。

上記では配線１７８Ｈｃが配線１７４Ｈの端部に接続される構成を例示したが、配線１７８Ｈｃを配線１７８Ｈａの途中に接続することも可能である。ここで、駆動ＩＣ１３４と配線１７４Ｈとの間の経路の低抵抗化に鑑みれば、上記例示のように配線１７８Ｈａ，１７８Ｈｃは互いの端部で接続されて配線１７４Ｈに接続されていることが好ましい。この点は、Ｌｏｗレベル電位印加部１７２Ｌについても同様である。

また、上記の電位印加部１５０，１７０を組み合わせることも可能である。

また、上記では電位印加部１５０がＨｉｇｈレベル電位印加部１５２ＨとＬｏｗレベル電位印加部１５２Ｌとを含む構成を例示した。これに対して、保持容量線ＨＬへ一定電位を印加する場合は一方の電位印加部１５２Ｈまたは１５２Ｌとスイッチング素子１６２，１６４とを省略して電位印加部１５０を構成可能である。また、３種類以上のレベルの電位を利用する場合には電位印加部１５２Ｈまたは１５２Ｌと同様の構成を電位印加部１５０に追加すればよい。これらの点は電位印加部１７０についても同様である。

また、上記では液晶表示装置５０等がＴＮ方式の場合を例示したが、ＩＰＳ（In-Plane Switching）方式等の他の方式にも液晶表示装置５０等の上記構成を適用可能である。また、液晶表示装置以外の電気光学装置、例えば電気泳動を利用した表示装置にも液晶表示装置５０等の上記構成を適用することが可能である。

実施の形態に係る液晶表示装置を説明する模式的な平面図である。実施の形態に係る表示領域の構成を説明する回路図である。実施の形態に係る液晶表示装置の駆動方法を説明するタイミングチャートである。実施の形態に係る液晶表示装置の第２例を説明する模式的な平面図である。実施の形態に係る液晶表示装置の第３例を説明する模式的な平面図である。図５中の一点鎖線で囲んだ部分６の拡大平面図である。

符号の説明

５０，５０Ｂ，５０Ｃ電気光学装置、５４画素、１００素子基板（電気光学装置用基板）、１５０，１７０電位印加部、１７６Ｈ１，１７６Ｈ２，１７６Ｌ１，１７６Ｌ２電位印加経路、１８０Ｈ，１８０Ｌ検査パッド、Ｃ_SC 保持容量、ＨＬ保持容量線。

Claims

各画素に設けられた保持容量と、
前記保持容量に接続された保持容量線と、
前記保持容量線へ電位を印加する電位印加部と、
を備え、
前記保持容量線の両端が前記電位印加部に接続されていることを特徴とする電気光学装置。
各画素に設けられた保持容量と、
前記保持容量に接続された保持容量線と、
前記保持容量線へ電位を印加する電位印加部と、
を備え、
前記電位印加部は、その一部に、互いに並列接続された複数の電位印加経路を有することを特徴とする電気光学装置。
請求項２に記載の電気光学装置であって、
前記複数の電位印加経路は検査パッドを通る経路を含むことを特徴とする電気光学装置。
請求項２または請求項３に記載の電気光学装置であって、
前記保持容量線の両端が前記電位印加部に接続されていることを特徴とする電気光学装置。
各画素に設けられた保持容量と、
前記保持容量に接続された保持容量線と、
前記保持容量線へ電位を印加する電位印加部と、
を備え、
前記保持容量線の両端が前記電位印加部に接続されていることを特徴とする電気光学装置用基板。
各画素に設けられた保持容量と、
前記保持容量に接続された保持容量線と、
前記保持容量線へ電位を印加する電位印加部と、
を備え、
前記電位印加部は、その一部に、互いに並列接続された複数の電位印加経路を有することを特徴とする電気光学装置用基板。