JP2008220446A

JP2008220446A - Controller for game machine, and game machine with the controller for the game machine

Info

Publication number: JP2008220446A
Application number: JP2007059399A
Authority: JP
Inventors: Atsutomo Suzuki; 淳智鈴木
Original assignee: Toyomaru Industry Co Ltd
Current assignee: Toyomaru Industry Co Ltd
Priority date: 2007-03-09
Filing date: 2007-03-09
Publication date: 2008-09-25
Anticipated expiration: 2027-03-09
Also published as: JP5083754B2

Abstract

<P>PROBLEM TO BE SOLVED: To provide a controller for game machine capable of connecting the game control board and memory board different in data bus width to each other with a simple configuration. <P>SOLUTION: A performance control board 43 is provided with a plurality of connectors 84 and 85 for connecting the memory board. Then, the total of the data bus width of a data bus connecting the connector 84 and a VDP 80 and the data bus width of a data bus connecting the connector 85 and the VDP 80 is set to the same value as the data bus width of the VDP 80. By connecting the plurality of memory boards to the VDP 80 in parallel by the performance control board 43, a performance controller 35 is configured using the plurality of memory boards whose data bus width is smaller than that of the performance control board 43. <P>COPYRIGHT: (C)2008,JPO&INPIT

Description

本発明は、遊技機の演出を行う遊技機用制御装置及び当該遊技機用制御装置を備えた遊技機に関する。 The present invention relates to a gaming machine control device that produces a gaming machine and a gaming machine including the gaming machine control device.

従来、液晶表示装置やスピーカ、電飾ランプ等を用いて、遊技内容に同期した様々な演出を行う遊技機が知られている。例えば、遊技機の一形態であるパチンコ機では、遊技盤上に設けられた特定の入賞口へ遊技球が入賞すると、液晶表示装置に表示されている複数の図柄を変動させると共に、この図柄の変動に合わせて音や光を発生させることで、遊技者の興趣を惹き付けている。そして、所定時間後に停止する複数の図柄が「大当たり」の組み合わせとなれば、遊技者が多数の遊技球を取得可能な「大当たり状態」へ移行し、大入賞口の開閉部材が開放されて遊技球の入賞が可能な状態となる。また、スロットマシンにおいても、遊技者を楽しませるために画像や音等を用いるものが多数提案されている。 2. Description of the Related Art Conventionally, gaming machines that perform various effects synchronized with game contents using a liquid crystal display device, a speaker, an electric lamp, and the like are known. For example, in a pachinko machine that is one form of gaming machine, when a game ball wins a specific winning opening provided on the gaming board, a plurality of symbols displayed on the liquid crystal display device are changed, and By generating sound and light according to fluctuations, it attracts players' interest. If a plurality of symbols that stop after a predetermined time become a “hit” combination, the game moves to a “hit state” in which a player can acquire a large number of game balls, and the opening / closing member of the big prize opening is opened to play the game The ball is ready for winning. Also, many slot machines have been proposed that use images, sounds, and the like to entertain players.

そして、遊技機の背面側又は内部に、これらの様々な動作を制御するための制御装置が備えられている。ここで、遊技機が行う動作は遊技機の種類によって異なるため、制御装置は遊技機の種類に応じて個々に作成しなければならなかった。よって、遊技機の製造コストを削減することが困難であった。 And the control apparatus for controlling these various operation | movement is provided in the back side or inside of the gaming machine. Here, since the operation performed by the gaming machine differs depending on the type of gaming machine, the control device has to be created individually according to the type of gaming machine. Therefore, it has been difficult to reduce the manufacturing cost of the gaming machine.

そこで、複数種類の遊技機に対して共通に使用できる遊技制御基板と、遊技機の種類毎に固有の情報を記憶するメモリ基板（ＲＯＭ基板）とを別々に作成し、これらが相互に接続されることで制御装置全体が構成された遊技機が提案されている（例えば、特許文献１参照）。この遊技機によると、古い遊技機の部品を利用して新しい遊技機を製造する場合、共通に使用できる遊技制御基板はそのまま使用することができ、遊技機の種類毎に固有のメモリ基板のみを交換すればよい。具体的には、液晶表示装置の表示を制御する液晶表示制御装置に関して、液晶表示装置へ画像信号を出力するコントローラ等を備えた演出制御基板と、当該演出制御基板に着脱可能に設けられ、遊技機の種類毎に異なる画像データを記憶したメモリ基板とを別々に作成する。このように構成することで、新しい種類の遊技機を製造する場合にはメモリ基板を交換するだけでよく、液晶表示制御装置自体を新たに作成する必要が無くなる。従って、遊技機の製造コストを削減することができる。 Therefore, a game control board that can be used in common for a plurality of types of gaming machines and a memory board (ROM board) that stores unique information for each type of gaming machine are created separately, and these are connected to each other. Thus, a gaming machine in which the entire control device is configured has been proposed (see, for example, Patent Document 1). According to this gaming machine, when a new gaming machine is manufactured using parts of an old gaming machine, a commonly used gaming control board can be used as it is, and only a unique memory board is used for each type of gaming machine. Replace it. Specifically, regarding a liquid crystal display control device that controls display of a liquid crystal display device, an effect control board including a controller that outputs an image signal to the liquid crystal display apparatus, and the effect control board are detachably provided. A memory board storing different image data for each machine type is created separately. With this configuration, when a new type of gaming machine is manufactured, it is only necessary to replace the memory substrate, and it is not necessary to newly create the liquid crystal display control device itself. Therefore, the manufacturing cost of the gaming machine can be reduced.

また、最近では、制御装置によって行われる演出をいかに変化の富んだ面白みのある演出にするか、いかに美しい映像や音を出力するか等の努力がなされている。これに伴い、データバス幅がより大きい高性能のコントローラを遊技制御基板に搭載することが行われている。例えば、演出制御基板に搭載させるコントローラを３２ビットのデータバス幅のものから６４ビットのデータバス幅のものに変更すると共に、演出制御基板に接続するメモリ基板も合わせてデータバス幅が６４ビットのものに変更することで、処理の高速化及び高性能化を実現している。
特開２００１−６２１２０号公報 In recent years, efforts have been made to change the production performed by the control device into an interesting production with various changes and how to output beautiful images and sounds. Accordingly, a high-performance controller having a larger data bus width is mounted on the game control board. For example, the controller mounted on the production control board is changed from a 32-bit data bus width to a 64-bit data bus width, and the memory board connected to the production control board has a data bus width of 64 bits. By changing to one, the processing speed and performance are improved.
JP 2001-62120 A

しかしながら、このような従来の遊技機では、遊技制御基板に搭載されるコントローラのデータバス幅を大きいものに変更すると、これに合わせてメモリ基板のデータバス幅も大きくしなければならなかった。従って、データバス幅変更前のメモリ基板の在庫が多数残っている場合であっても、データバス幅変更後の遊技制御基板に接続することができなかったため、在庫が無駄になってしまうという問題点があった。また、データバス幅を変換する回路を用いることで、データバス幅が異なる複数の基板を相互に接続する場合には、変換回路を備えた中継基板等を新たに作成する必要があるため、コストの削減が困難であるという問題点もあった。 However, in such a conventional gaming machine, if the data bus width of the controller mounted on the game control board is changed to a larger one, the data bus width of the memory board must be increased accordingly. Therefore, even when a large number of stocks of memory boards before the data bus width change remains, it is not possible to connect to the game control board after the data bus width change, so the stock is wasted. There was a point. In addition, by using a circuit for converting the data bus width, when connecting a plurality of boards having different data bus widths to each other, it is necessary to newly create a relay board provided with a conversion circuit. There was also a problem that it was difficult to reduce the amount.

本発明は上記課題を解決するためになされたものであり、データバス幅が異なる遊技制御基板とメモリ基板とを簡易な構成で接続することができる遊技機用制御装置及び当該遊技機用制御装置を備えた遊技機を提供することを目的とする。 The present invention has been made to solve the above-described problems, and a gaming machine control device and a gaming machine control device capable of connecting a game control board and a memory board having different data bus widths with a simple configuration. It aims at providing the gaming machine provided with.

上記目的を達成するために、請求項１に記載の遊技機用制御装置は、遊技の制御を司る主制御基板と、前記主制御基板から送信される信号を受けて演出の制御を行うコントローラを有する副制御基板と、データが記憶されたメモリを有し、前記副制御基板に着脱可能に取り付けられるメモリ基板とを備えた遊技機用制御装置であって、前記副制御基板は前記メモリ基板を接続するコネクタを複数備え、複数の前記コネクタから延びるデータバスを並列に前記コントローラへ接続することを特徴とする。 In order to achieve the above object, a gaming machine control device according to claim 1 is provided with a main control board that controls a game and a controller that controls an effect upon receiving a signal transmitted from the main control board. A gaming machine control device comprising: a sub-control board having a memory storing data; and a memory board detachably attached to the sub-control board, wherein the sub-control board includes the memory board A plurality of connectors to be connected are provided, and data buses extending from the plurality of connectors are connected in parallel to the controller.

また、本発明の請求項２に記載の遊技機用制御装置は、請求項１に記載の発明の構成に加え、前記副制御基板の前記コネクタと、複数の前記メモリ基板とを接続する中継基板を備え、当該中継基板を介して、１つの前記コネクタに複数の前記メモリ基板を接続することを特徴とする。 A gaming machine control device according to claim 2 of the present invention, in addition to the configuration of the invention according to claim 1, is a relay board that connects the connector of the sub-control board and the plurality of memory boards. And a plurality of the memory boards are connected to one connector via the relay board.

また、本発明の請求項３に記載の遊技機用制御装置は、請求項１又は２に記載の発明の構成に加え、複数の前記コネクタと前記コントローラとを接続する前記データバスのデータバス幅の合計が、前記コントローラのデータバス幅と等しいことを特徴とする。 According to a third aspect of the present invention, there is provided a gaming machine control device, in addition to the configuration of the first or second aspect, the data bus width of the data bus connecting the plurality of connectors and the controller. Is equal to the data bus width of the controller.

また、本発明の請求項４に記載の遊技機は、請求項１乃至３のいずれかに記載の遊技機用制御装置を備えている。 A gaming machine according to claim 4 of the present invention includes the gaming machine control device according to any one of claims 1 to 3.

請求項１に記載の遊技機用制御装置によると、副制御基板は、メモリ基板を接続するコネクタを複数備え、このコネクタから延びるデータバスを並列にコントローラへ接続しているため、コネクタにメモリ基板を接続することで、複数のメモリ基板がコントローラへ並列に接続される。これにより、データバス幅を変換する回路等の高価な部材を用いることなく、データバス幅がコントローラよりも小さい複数のメモリ基板を用いて遊技機用制御装置を構成することができる。従って、１つのメモリ基板を、データバス幅が異なる複数種類の副制御基板に対して接続することができるため、製造コストを削減することができる。 According to the gaming machine control device according to claim 1, the sub-control board includes a plurality of connectors for connecting the memory boards, and the data buses extending from the connectors are connected to the controller in parallel. As a result, a plurality of memory boards are connected in parallel to the controller. Thus, a gaming machine control device can be configured using a plurality of memory boards having a data bus width smaller than that of the controller without using an expensive member such as a circuit for converting the data bus width. Accordingly, since one memory board can be connected to a plurality of types of sub-control boards having different data bus widths, the manufacturing cost can be reduced.

また、本発明の請求項２に記載の遊技機用制御装置は、請求項１に記載の発明の効果に加え、副制御基板のコネクタと複数のメモリ基板とを接続する中継基板を備えたため、この中継基板を用いることで、１つのコネクタに複数のメモリ基板を接続することができる。従って、コネクタの数よりも多くのメモリ基板を副制御基板に接続することができ、記憶容量の増加を容易に行うことができる。また、副制御基板のコネクタのデータバス幅よりもデータバス幅が小さいメモリ基板を使用して、遊技機用制御装置を構成することもできる。 In addition to the effect of the invention described in claim 1, the gaming machine control device according to claim 2 of the present invention includes a relay board that connects the connector of the sub-control board and the plurality of memory boards. By using this relay board, a plurality of memory boards can be connected to one connector. Therefore, more memory boards than the number of connectors can be connected to the sub-control board, and the storage capacity can be easily increased. In addition, the gaming machine control device can be configured using a memory board having a data bus width smaller than the data bus width of the connector of the sub control board.

また、本発明の請求項３に記載の遊技機用制御装置は、請求項１又は２に記載の発明の効果に加え、コネクタとコントローラとを接続する複数のデータバスのデータバス幅の合計が、コントローラのデータバス幅と等しいため、データバス幅がより大きいコントローラのデータバス幅の性能で各種制御を行うことができる。 In addition to the effect of the invention according to claim 1, the gaming machine control device according to claim 3 of the present invention has a total data bus width of a plurality of data buses connecting the connector and the controller. Since it is equal to the data bus width of the controller, various controls can be performed with the performance of the data bus width of the controller having a larger data bus width.

また、本発明の請求項４に記載の遊技機は、請求項１乃至３のいずれかに記載の発明と同様の作用効果を奏することができる。 In addition, the gaming machine according to claim 4 of the present invention can achieve the same effects as the invention according to any one of claims 1 to 3.

以下、本発明の第一の実施形態である演出制御装置３５を備えたパチンコ機１について、図面を参照して説明する。まず、図１及び図２を参照して、パチンコ機１の機械的構成について説明する。図１は、パチンコ機１の表枠１４及び中枠１３が開いた状態を斜め前方から見た斜視図であり、図２は、パチンコ機１の正面図である。尚、以下の説明において、図２の紙面手前側を「パチンコ機１の正面側」、紙面奥行き側を「パチンコ機１の背面側」とする。 Hereinafter, a pachinko machine 1 including an effect control device 35 according to a first embodiment of the present invention will be described with reference to the drawings. First, with reference to FIG.1 and FIG.2, the mechanical structure of the pachinko machine 1 is demonstrated. FIG. 1 is a perspective view of the state in which the front frame 14 and the middle frame 13 of the pachinko machine 1 are opened as seen obliquely from the front, and FIG. 2 is a front view of the pachinko machine 1. In the following description, the front side of the sheet of FIG. 2 is referred to as “the front side of the pachinko machine 1” and the depth side of the sheet is referred to as “the back side of the pachinko machine 1”.

はじめに、パチンコ機１の概略構成について説明する。図１に示すように、パチンコ機１は、遊技場の島設備（図示外）に配設され、パチンコ機１の本体を支持する正面視略長方形状の外枠１２を備えている。外枠１２は、パチンコ機１の本体を支持し、遊技場の島設備（図示外）に取り付けられる枠部材である。そして、この外枠１２の外枠左柱部１２ａ近傍に、中枠１３の左柱部近傍が軸支されるようになっている。 First, a schematic configuration of the pachinko machine 1 will be described. As shown in FIG. 1, the pachinko machine 1 includes an outer frame 12 that is disposed in an island facility (not shown) of a game arcade and supports a main body of the pachinko machine 1 in a substantially rectangular shape when viewed from the front. The outer frame 12 is a frame member that supports the main body of the pachinko machine 1 and is attached to an island facility (not shown) of the game arcade. The vicinity of the left column portion of the middle frame 13 is pivotally supported in the vicinity of the outer frame left column portion 12 a of the outer frame 12.

この中枠１３は、正面視略長方形状の金属製のアングル部材からなる。この中枠１３の左柱部が、上ヒンジ２２及び下ヒンジ２１を介して外枠１２の外枠左柱部１２ａ近傍に軸支されることにより、中枠１３が外枠１２に対して略水平方向に回動可能（開閉可能）となっている。そして、中枠１３の上半分には遊技盤２が配設されている。さらに、中枠１３の正面側における遊技盤２の下方には、発射機に遊技球を供給し、且つ賞品球を受け入れる上皿５が設けられており、上皿５の直下には、賞品球を受ける下皿６が設けられている。当該下皿６の右側には、発射機による遊技球の発射を調節する発射ハンドル７が設けられている。また、当該遊技盤２の正面側には、正面視略矩形状の表枠１４が設けられている。 The middle frame 13 is made of a metal angle member having a substantially rectangular shape when viewed from the front. The left column portion of the middle frame 13 is pivotally supported in the vicinity of the outer frame left column portion 12a of the outer frame 12 via the upper hinge 22 and the lower hinge 21, so that the middle frame 13 is substantially the same as the outer frame 12. It can be rotated horizontally (openable and closable). The game board 2 is disposed in the upper half of the middle frame 13. Further, an upper plate 5 is provided below the game board 2 on the front side of the middle frame 13 to supply game balls to the launcher and receive prize balls. A lower plate 6 is provided. On the right side of the lower plate 6, a launch handle 7 for adjusting the launch of the game ball by the launcher is provided. A front frame 14 having a substantially rectangular shape in front view is provided on the front side of the game board 2.

また、パチンコ機１の中枠１３の背面側にはセンターカバー２７が設けられており、当該パチンコ機１を構成する各部を制御するための後述する主基板４１、サブ統合基板５８、電源基板４２、演出制御装置３５等の多数の制御装置（図３参照）を保護している。本発明では、この演出制御装置３５の構造に特徴を有するが、詳細は後述する。また、センターカバー２７の下方には下部カバー２８が設けられており、パチンコ機１を動作させるための様々な部品が保護されている。さらに、センターカバー２７の上方には、遊技機設置島から供給される遊技球を貯留する遊技球タンク２９が設けられている。 A center cover 27 is provided on the back side of the middle frame 13 of the pachinko machine 1, and a main board 41, a sub-integrated board 58, and a power supply board 42, which will be described later, for controlling each part of the pachinko machine 1 are provided. A large number of control devices (see FIG. 3) such as the production control device 35 are protected. The present invention has a feature in the structure of the effect control device 35, and details will be described later. Further, a lower cover 28 is provided below the center cover 27, and various parts for operating the pachinko machine 1 are protected. Further, a game ball tank 29 for storing game balls supplied from the gaming machine installation island is provided above the center cover 27.

次に、表枠１４について説明する。図２に示すように、表枠１４は正面視略長方形状であり、遊技盤２の遊技領域４を前側から視認し得るように、略中央に開口部が開設されている。この開口部には透明版であるガラス窓２３（図１参照）が嵌め込まれており、当該ガラス窓２３を介して遊技領域４を視認可能となっている。そして、表枠１４の表枠左側端部１４ａ（図１参照）が中枠１３の左柱部の近傍に軸支されることにより、表枠１４が中枠１３に対して略水平方向に回動可能（開閉可能）となっている。また、表枠１４の左上部にはスピーカ３２が、右上部にはスピーカ３３がそれぞれ配設されており、２つのスピーカ３２，３３は配線によってサブ統合基板５８（図３参照）に接続されている。そして、スピーカ３２，３３からはサブ統合基板５８の制御によって様々な音が発生する。また、表枠１４の前面には演出用の電飾ランプが多数設けられている。 Next, the table frame 14 will be described. As shown in FIG. 2, the front frame 14 has a substantially rectangular shape when viewed from the front, and has an opening at a substantially central position so that the game area 4 of the game board 2 can be viewed from the front side. A glass window 23 (see FIG. 1), which is a transparent plate, is fitted in the opening, and the gaming area 4 can be visually recognized through the glass window 23. The front frame left end portion 14a (see FIG. 1) of the front frame 14 is pivotally supported in the vicinity of the left column portion of the middle frame 13, so that the front frame 14 rotates in a substantially horizontal direction with respect to the middle frame 13. It is movable (can be opened and closed). A speaker 32 is provided at the upper left part of the front frame 14 and a speaker 33 is provided at the upper right part. The two speakers 32 and 33 are connected to the sub-integrated board 58 (see FIG. 3) by wiring. Yes. Various sounds are generated from the speakers 32 and 33 under the control of the sub-integrated board 58. A large number of lighting lamps for production are provided on the front surface of the front frame 14.

次に、遊技盤２について説明する。発射ハンドル７の操作により、発射手段である発射機（図示外）から発射された遊技球が遊技盤２及びガラス窓２３によって形成された空間を流下する。この遊技盤２は、中枠１３の裏面側に固定された遊技盤固定枠の遊技盤用開口部（図示外）の正面側に支持され、ガラス窓２３を略中央に保持した表枠１４によって保護されている。図１に示すように、遊技盤２の正面には、外レール３に囲まれ、発射手段によって発射された遊技球が流下する正面視略円形状の遊技領域４が設けられている。 Next, the game board 2 will be described. By operating the launch handle 7, a game ball launched from a launcher (not shown) as launching means flows down the space formed by the game board 2 and the glass window 23. The game board 2 is supported by the front side of the game board opening (not shown) of the game board fixed frame fixed to the back side of the middle frame 13 and is supported by a front frame 14 that holds the glass window 23 substantially at the center. Protected. As shown in FIG. 1, a game area 4 having a substantially circular shape in front view is provided on the front surface of the game board 2, surrounded by the outer rail 3, in which game balls launched by the launching means flow down.

そして、図２に示すように、この遊技領域４の略中央には、液晶表示装置３６や各種ランプ及びＬＥＤを備えた図柄表示装置８が設けられている。また、この図柄表示装置８の下側には特別図柄始動電動役物１５が設けられており、当該特別図柄始動電動役物１５の左右には普通図柄始動ゲート１９，２０がそれぞれ配設されている。そして、普通図柄始動ゲート１９の左方には普通入賞口１０が、普通図柄始動ゲート２０の右方には普通入賞口１１が設けられている。さらに、特別図柄始動電動役物１５の下方には大入賞口１６が設けられており、当該大入賞口１６の下方には、何れの入賞口にも入賞しなかった遊技球が回収されるアウト口３０が設けられている。 As shown in FIG. 2, a symbol display device 8 having a liquid crystal display device 36, various lamps and LEDs is provided in the approximate center of the game area 4. Further, a special symbol starting electric accessory 15 is provided on the lower side of the symbol display device 8, and normal symbol starting gates 19 and 20 are respectively arranged on the left and right sides of the special symbol starting electric accessory 15. Yes. A normal winning opening 10 is provided on the left side of the normal symbol starting gate 19, and an ordinary winning opening 11 is provided on the right side of the normal symbol starting gate 20. Further, a special winning opening 16 is provided below the special symbol starting electric accessory 15, and a gaming ball that has not won any winning opening is collected below the special winning opening 16. A mouth 30 is provided.

次に、図柄表示装置８について説明する。図２に示すように、図柄表示装置８の下部には４つのＬＥＤから構成される特別図柄記憶数表示ＬＥＤ６０が設けられており、その右隣には、２つの７セグメントＬＥＤから構成される特別図柄表示部２５が設けられている。また、図柄表示装置８の上部には４つのＬＥＤから構成される普通図柄記憶数表示ＬＥＤ５９が設けられており、その上方には普通図柄表示部２４が設けられている。そして、図柄表示装置８は、中央に液晶表示装置３６を備えている。この液晶表示装置３６には動画やメッセージ等様々な映像が表示されるが、特に大当たり判定の結果を報知するために、３つのデモ図柄を表示する。そして、このデモ図柄には、遊技者の目を惹くように特別図柄表示部２５に表示される特別図柄よりも大きい図柄が用いられている。 Next, the symbol display device 8 will be described. As shown in FIG. 2, a special symbol memory number display LED 60 composed of four LEDs is provided in the lower part of the symbol display device 8, and a special symbol composed of two 7-segment LEDs is provided on the right side thereof. A symbol display unit 25 is provided. Further, a normal symbol storage number display LED 59 composed of four LEDs is provided at the upper part of the symbol display device 8, and a normal symbol display unit 24 is provided above it. The symbol display device 8 includes a liquid crystal display device 36 at the center. Various images such as moving images and messages are displayed on the liquid crystal display device 36. In particular, in order to notify the result of the jackpot determination, three demo symbols are displayed. The demo symbol uses a symbol larger than the special symbol displayed on the special symbol display unit 25 so as to attract the player's eyes.

次に、図３を参照して、パチンコ機１の電気的構成について説明する。図３は、パチンコ機１の電気的構成を示すブロック図である。図３に示すように、制御部４０は、主に主基板４１、電源基板４２、演出制御装置３５、払出制御基板４５、電飾基板４６、中間基板４７及びサブ統合基板５８から構成されている。そして、演出制御装置３５は、演出制御基板４３、第一メモリ基板１２０、及び第二メモリ基板１３０により構成されている。この制御部４０は、パチンコ機１の裏側（背面側）に設けられており、センターカバー２７（図１参照）によって保護されている。 Next, the electrical configuration of the pachinko machine 1 will be described with reference to FIG. FIG. 3 is a block diagram showing an electrical configuration of the pachinko machine 1. As shown in FIG. 3, the control unit 40 mainly includes a main board 41, a power supply board 42, an effect control device 35, a payout control board 45, an electrical decoration board 46, an intermediate board 47, and a sub integrated board 58. . The effect control device 35 includes an effect control board 43, a first memory board 120, and a second memory board 130. The control unit 40 is provided on the back side (back side) of the pachinko machine 1 and is protected by the center cover 27 (see FIG. 1).

はじめに、主基板４１について説明する。パチンコ機１の主制御を司る主基板４１には、プログラムに従って各種の処理を行う主基板ＣＰＵユニット５０が設けられている。この主基板ＣＰＵユニット５０には、各種の演算処理を行うＣＰＵ５１と、演算処理中に発生するデータの値等を一時的に記憶するＲＡＭ５２と、制御プログラム、各種データの初期値、他の基板への指示を行うコマンド等を記憶したＲＯＭ５３とが設けられており、これらは１つのＬＳＩとして一体にモールディングされている。また、ＣＰＵユニット５０には割込信号発生回路５７が接続されており、ＣＰＵ５１は、この割込信号発生回路５７から割込信号が入力される毎に、ＲＯＭ５３に記憶されている制御プログラムを実行する。 First, the main substrate 41 will be described. The main board 41 that performs main control of the pachinko machine 1 is provided with a main board CPU unit 50 that performs various processes according to a program. The main board CPU unit 50 includes a CPU 51 for performing various arithmetic processes, a RAM 52 for temporarily storing data values generated during the arithmetic processes, a control program, initial values of various data, and other boards. And a ROM 53 that stores commands and the like for instructing these, and these are integrally molded as one LSI. Further, an interrupt signal generation circuit 57 is connected to the CPU unit 50, and the CPU 51 executes a control program stored in the ROM 53 every time an interrupt signal is input from the interrupt signal generation circuit 57. To do.

また、主基板４１にはＩ／Ｏインタフェイス５４が設けられており、サブ統合基板５８、払出制御基板４５、中間基板４７等のサブ基板、及び特別図柄始動電動役物１５に入賞した遊技球を検出する始動口スイッチ７２が接続されている。また、主基板４１のＩ／Ｏインタフェイス５４には、図示外の遊技場管理用コンピュータにパチンコ機１の情報を出力する出力ポート５５が接続されている。 Further, the main board 41 is provided with an I / O interface 54, and a game ball that has won the sub-board such as the sub-integrated board 58, the payout control board 45, the intermediate board 47, and the special symbol starter electric accessory 15. A start port switch 72 is connected to detect. Further, the I / O interface 54 of the main board 41 is connected to an output port 55 for outputting information of the pachinko machine 1 to a game hall management computer (not shown).

次いで、払出制御基板４５及び中間基板４７について説明する。払出制御基板４５には、ＣＰＵ４５ａや図示外の入力インタフェイス、ＲＡＭ及びＲＯＭが内蔵されており、賞品球払出装置４９に接続されている。そして、主基板４１から送信されるコマンドに従って、賞品球払出装置４９の制御を行う。また、中間基板４７には、大入賞口１６の開閉部材を開放・閉鎖する大入賞口開放ソレノイド７０、特別図柄始動電動役物１５の開閉部材を開放・閉鎖する電動役物開放ソレノイド７１、普通図柄始動ゲート１９，２０を通過した遊技球を検出する普通図柄作動スイッチ７３，７４、大入賞口１６に入賞した遊技球数を計数するためのカウントスイッチ７５、普通入賞口１０，１１に入賞した遊技球を検出するための入賞口スイッチ７６，７７、４個のＬＥＤから構成された普通図柄記憶数表示ＬＥＤ５９及び特別図柄記憶数表示ＬＥＤ６０、１つのＬＥＤで構成された普通図柄表示部２４、２つの７セグメントＬＥＤから構成された特別図柄表示部２５が接続されている。そして、中間基板４７は、スイッチやソレノイドの配線の中継と、主基板４１から直接制御を受ける表示部等への中継とを行っている。 Next, the payout control board 45 and the intermediate board 47 will be described. The payout control board 45 incorporates a CPU 45 a, an input interface (not shown), a RAM and a ROM, and is connected to a prize ball payout device 49. Then, according to the command transmitted from the main board 41, the prize ball payout device 49 is controlled. Further, the intermediate board 47 has a large winning opening opening solenoid 70 for opening / closing the opening / closing member of the special winning opening 16, an electric combination opening solenoid 71 for opening / closing the opening / closing member of the special symbol starting electric combination 15, The normal symbol operation switches 73 and 74 that detect the game balls that have passed the symbol start gates 19 and 20, the count switch 75 that counts the number of game balls that have won the big winning opening 16, and the normal winning ports 10 and 11 won. Winning port switches 76 and 77 for detecting a game ball, a normal symbol memory number display LED 59 and a special symbol memory number display LED 60 composed of four LEDs, and a normal symbol display unit 24 and 2 composed of one LED. A special symbol display unit 25 composed of two 7-segment LEDs is connected. The intermediate board 47 relays switches and solenoids, and relays to a display unit or the like that receives direct control from the main board 41.

次いで、サブ統合基板５８及び電飾基板４６について説明する。サブ統合基板５８には、ＣＰＵ５８１、ＲＡＭ５８２、及びＲＯＭ５８３が設けられており、演出制御基板４３、電飾基板４６、及びスピーカ３２，３３に接続されている。そして、主基板４１から送信されるコマンドに従って、演出制御基板４３、電飾基板４６、及びスピーカ３２，３３の総合的な制御を行っている。また、電飾基板４６はＣＰＵ４６ａや図示外の入力インタフェイス、ＲＡＭ及びＲＯＭを内蔵し、電飾ランプ６３の制御を行っている。 Next, the sub integrated substrate 58 and the electrical decoration substrate 46 will be described. The sub integrated board 58 is provided with a CPU 581, a RAM 582, and a ROM 583, and is connected to the effect control board 43, the electrical decoration board 46, and the speakers 32 and 33. And according to the command transmitted from the main board | substrate 41, comprehensive control of the effect control board 43, the electrical decoration board 46, and the speakers 32 and 33 is performed. The illumination board 46 incorporates a CPU 46a, an input interface (not shown), a RAM and a ROM, and controls the illumination lamp 63.

次いで、演出制御装置３５について説明する。演出制御装置３５は、演出制御基板４３、第一メモリ基板１２０、及び第二メモリ基板１３０により構成されている。そして、演出制御基板４３は、ＣＰＵ、ＲＡＭ、ＲＯＭ等を有し、サブ統合基板５８から受信するコマンドに従って表示制御データを出力する表示制御ユニット４８と、当該表示制御ユニット４８から入力される信号に従って液晶表示装置３６に画像信号を出力する画像表示プロセッサ（ＶｉｄｅｏＤｉｓｐｌａｙＰｒｏｃｅｃｃｏｒ、以下「ＶＤＰ」という。）８０とを備えている。また、演出制御基板４３には、１ＧＢのＲＯＭ１２１，１２２を備えた２ＧＢの第一メモリ基板１２０と、１ＧＢのＲＯＭ１３１，１３２を備えた２ＧＢの第二メモリ基板１３０とが接続されている。そして、ＶＤＰ８０は、表示制御ユニット４８から入力される表示制御データに応じて、２つのメモリ基板１２０，１３０の複数のＲＯＭに記憶されている画像生成データの中から必要なデータを読み出し、パチンコ機１の遊技状態に応じた画像データ（ＲＧＢデータ）を生成する。この画像データをＶＲＡＭ８２（図４参照）に展開して一時的に記憶させ、表示制御データに応じて液晶表示装置３６へ出力する。 Next, the production control device 35 will be described. The effect control device 35 includes an effect control board 43, a first memory board 120, and a second memory board 130. The effect control board 43 includes a CPU, a RAM, a ROM, and the like. The display control unit 48 outputs display control data in accordance with a command received from the sub-integrated board 58, and a signal input from the display control unit 48. An image display processor (Video Display Processor, hereinafter referred to as “VDP”) 80 that outputs an image signal to the liquid crystal display device 36 is provided. The effect control board 43 is connected to a 2 GB first memory board 120 including 1 GB ROMs 121 and 122 and a 2 GB second memory board 130 including 1 GB ROMs 131 and 132. The VDP 80 reads out necessary data from the image generation data stored in the plurality of ROMs of the two memory boards 120 and 130 according to the display control data input from the display control unit 48, and Image data (RGB data) corresponding to one gaming state is generated. This image data is developed and temporarily stored in the VRAM 82 (see FIG. 4), and is output to the liquid crystal display device 36 in accordance with the display control data.

次に、図４を参照して、本発明の要部である演出制御基板４３、第一メモリ基板１２０、及び第二メモリ基板１３０の詳細について説明する。図４は、第一の実施形態の演出制御装置３５の詳細を示すブロック図である。尚、図４ではデータバス及びアドレスバスを１本の線で表現しているが、実際は複数の信号線からなる。そして、説明の簡略化のため、以下でも同様に複数の信号線を１本の線で表現するものとする。 Next, with reference to FIG. 4, the details of the presentation control board 43, the first memory board 120, and the second memory board 130, which are the main parts of the present invention, will be described. FIG. 4 is a block diagram showing details of the effect control device 35 of the first embodiment. In FIG. 4, the data bus and the address bus are represented by a single line, but actually comprise a plurality of signal lines. For the sake of simplification of description, a plurality of signal lines are expressed by a single line in the following manner.

まず、演出制御基板４３について説明する。演出制御基板４３は、表示制御ユニット４８、ＶＤＰ８０、発振器８１、及びＶＲＡＭ８２から構成されている。そして、表示制御ユニット４８は、表示制御ＣＰＵ９１、表示制御ＲＡＭ９２、表示制御ＲＯＭ９３からなる。表示制御ＲＯＭ９３は、液晶表示装置３６の表示制御プログラムや、画像の表示態様を制御するデータ等を記憶しており、表示制御ＣＰＵ９１へ信号やデータを送信する。また、表示制御ＲＡＭ９２も同様に表示制御ＣＰＵ９１へ接続されており、各種カウンタ、フラグ、データ、信号等が一時的に記憶される。 First, the effect control board 43 will be described. The effect control board 43 includes a display control unit 48, a VDP 80, an oscillator 81, and a VRAM 82. The display control unit 48 includes a display control CPU 91, a display control RAM 92, and a display control ROM 93. The display control ROM 93 stores a display control program for the liquid crystal display device 36, data for controlling the image display mode, and the like, and transmits signals and data to the display control CPU 91. Similarly, the display control RAM 92 is connected to the display control CPU 91, and various counters, flags, data, signals, etc. are temporarily stored.

また、表示制御ＣＰＵ９１は、サブ統合基板５８から液晶表示装置３６の表示態様を制御するコマンドを受信し、受信した制御コマンドに基づいて画像の表示態様を選定する。そして、選定した表示態様を表示させるための表示制御データを、接続されているＶＤＰ８０へ送信する。発振器８１は一定のドットクロック周波数を発振しており、ＶＤＰ８０へ接続されている。 Further, the display control CPU 91 receives a command for controlling the display mode of the liquid crystal display device 36 from the sub-integrated board 58, and selects an image display mode based on the received control command. Then, display control data for displaying the selected display mode is transmitted to the connected VDP 80. The oscillator 81 oscillates at a constant dot clock frequency and is connected to the VDP 80.

また、ＶＤＰ８０はデータバス幅が６４ビットであり、発振器８１により発振されたドットクロック周波数を基準として、映像表示のタイミングを取るために必要な同期信号を液晶表示装置３６へ送信する。そして、表示制御ＣＰＵ９１から送信された表示制御データに応じて、後述するメモリ基板１２０，１３０内のＲＯＭから必要な画像生成データを読み出し、パチンコ機１の遊技状態に応じた画像データ（ＲＧＢデータ）を生成する。この画像データをＶＲＡＭ８２に展開して一時的に記憶させ、表示制御データに応じてＶＲＡＭ８２から画像データ読み出し、同期信号に合わせて液晶表示装置３６へ送信する。また、ＶＤＰ８０には、レジスタ等をチェックするためのＬＳＩが内蔵されている。 The VDP 80 has a data bus width of 64 bits, and transmits a synchronization signal necessary for taking a video display timing to the liquid crystal display device 36 based on the dot clock frequency oscillated by the oscillator 81. Then, in accordance with the display control data transmitted from the display control CPU 91, necessary image generation data is read from ROMs in the memory boards 120 and 130 described later, and image data (RGB data) corresponding to the gaming state of the pachinko machine 1 is read. Is generated. The image data is developed and temporarily stored in the VRAM 82, the image data is read from the VRAM 82 in accordance with the display control data, and transmitted to the liquid crystal display device 36 in accordance with the synchronization signal. Further, the VDP 80 incorporates an LSI for checking registers and the like.

次いで、演出制御基板４３のデータバス８６，８７、及びアドレスバス８８，８９について説明する。演出制御基板４３で使用されているＶＤＰ８０のデータバス幅は６４ビットである。ここで、第一の実施形態の演出制御基板４３では、この６４ビットのＶＤＰ８０に３２ビットのメモリ基板１２０，１３０を接続するために、２つのコネクタ８４，８５が設けられている。そして、ＶＤＰ８０とコネクタ８４とは３２ビットのデータバス８６によって接続されており、ＶＤＰ８０とコネクタ８５との間も同様に３２ビットのデータバス８７によって接続されている。そして、コネクタ８４からＶＤＰ８０へ接続されているデータバス８６のデータバス幅（３２ビット）と、コネクタ８５からＶＤＰ８０へ接続されているデータバス８７のデータバス幅（３２ビット）との合計が、ＶＤＰ８０のデータバス幅（６４ビット）に等しくなっている。 Next, the data buses 86 and 87 and the address buses 88 and 89 of the effect control board 43 will be described. The data bus width of the VDP 80 used in the effect control board 43 is 64 bits. Here, in the presentation control board 43 of the first embodiment, two connectors 84 and 85 are provided to connect the 32-bit memory boards 120 and 130 to the 64-bit VDP 80. The VDP 80 and the connector 84 are connected by a 32-bit data bus 86, and the VDP 80 and the connector 85 are similarly connected by a 32-bit data bus 87. The sum of the data bus width (32 bits) of the data bus 86 connected from the connector 84 to the VDP 80 and the data bus width (32 bits) of the data bus 87 connected from the connector 85 to the VDP 80 is VDP 80. Data bus width (64 bits).

次いで、第一メモリ基板１２０及び第二メモリ基板１３０について説明する。第一メモリ基板１２０には、３２ビットのＲＯＭ１２１，１２２と、デコード回路１２４とが設けられており、コネクタ１２９により他の基板に接続される。デコード回路１２４は、アドレスバス１２６の一部であるデコード回路入力線１２３により送信されるチップセレクト信号に応じて、２つのＲＯＭ１２１，１２２の内の１つを選択するための回路である。そして、デコード回路１２４とＲＯＭ１２１とはチップセレクト信号線１２７により接続されており、デコード回路１２４とＲＯＭ１２２との間も同様にチップセレクト信号線１２８により接続されている。また、アドレスバス１２６がコネクタ１２９からＲＯＭ１２１，１２２へ接続されると共に、データバス幅３２ビットのデータバス１２５が、コネクタ１２９からＲＯＭ１２１，１２２へ接続されている。 Next, the first memory substrate 120 and the second memory substrate 130 will be described. The first memory board 120 is provided with 32-bit ROMs 121 and 122 and a decoding circuit 124, and is connected to another board by a connector 129. The decode circuit 124 is a circuit for selecting one of the two ROMs 121 and 122 in accordance with a chip select signal transmitted by a decode circuit input line 123 that is a part of the address bus 126. The decode circuit 124 and the ROM 121 are connected by a chip select signal line 127, and the decode circuit 124 and the ROM 122 are similarly connected by a chip select signal line 128. An address bus 126 is connected from the connector 129 to the ROMs 121 and 122, and a data bus 125 having a data bus width of 32 bits is connected from the connector 129 to the ROMs 121 and 122.

また、第二メモリ基板１３０も、第一メモリ基板１２０と同様に、３２ビットのＲＯＭ１３１，１３２とデコード回路１３４とを有し、コネクタ１３９により他の基板に接続される。そして、デコード回路入力線１３３により送信されるチップセレクト信号に応じて、２つのＲＯＭ１３１，１３２の内の一方がデコード回路１３４により選択されると共に、チップセレクト信号線１３７，１３８が、デコード回路１３４とＲＯＭ１３１，１３２との間にそれぞれ接続されている。また、コネクタ１２９及びＲＯＭ１３１，１３２は、３２ビットのデータバス１３５と、アドレスバス１３６とにより接続されている。 Similarly to the first memory board 120, the second memory board 130 also has 32-bit ROMs 131 and 132 and a decoding circuit 134, and is connected to another board by a connector 139. Then, one of the two ROMs 131 and 132 is selected by the decode circuit 134 according to the chip select signal transmitted through the decode circuit input line 133, and the chip select signal lines 137 and 138 are connected to the decode circuit 134. The ROM 131 and 132 are connected to each other. The connector 129 and the ROMs 131 and 132 are connected by a 32-bit data bus 135 and an address bus 136.

尚、第一メモリ基板１２０に設けられているＲＯＭ１２１，１２２、及び第二メモリ基板１３０に設けられているＲＯＭ１３１，１３２は、いずれも電気的書き換えが可能なフラッシュＲＯＭである。従って、古い遊技機の部品を利用して新しい種類の遊技機を製造する際に、ＲＯＭ１２１，１２２、及びＲＯＭ１３１，１３２の内容を書き換えて用いることで、コストの削減を行うことができる。 The ROMs 121 and 122 provided on the first memory substrate 120 and the ROMs 131 and 132 provided on the second memory substrate 130 are both flash ROMs that can be electrically rewritten. Therefore, when a new type of gaming machine is manufactured using parts of an old gaming machine, the contents of the ROMs 121 and 122 and the ROMs 131 and 132 can be rewritten and used to reduce costs.

このような構成の演出制御装置３５によると、データバス幅が６４ビットであるＶＤＰ８０と、データバス幅が３２ビットである２つのメモリ基板１２０，１３０とを、簡易な構成で接続することができる。従って、３２ビットのメモリ基板の在庫が多数残っている場合、６４ビットのメモリ基板を新たに作成する必要がなく、３２ビットである２つのメモリ基板１２０，１３０を演出制御基板４３に接続することで演出制御装置３５を構成することができる。また、３２ビットのメモリ基板は、３２ビットのＶＤＰ、及び６４ビットのＶＤＰ８０のいずれにも接続させることができる。従って、メモリ基板の共通化を実現でき、製造コストを削減することができる。 According to the presentation control device 35 having such a configuration, the VDP 80 having a data bus width of 64 bits and the two memory boards 120 and 130 having a data bus width of 32 bits can be connected with a simple configuration. . Therefore, when a large number of 32-bit memory boards remain in stock, it is not necessary to create a new 64-bit memory board, and the two 32-bit memory boards 120 and 130 are connected to the effect control board 43. The production control device 35 can be configured. A 32-bit memory board can be connected to either a 32-bit VDP or a 64-bit VDP80. Therefore, the common use of the memory substrate can be realized, and the manufacturing cost can be reduced.

また、データバス幅を変換する回路を用いることで、データバス幅が異なるＶＤＰ８０とメモリ基板とを相互に接続する場合には、変換回路を備えた中継基板等を新たに作成する必要があり、コストを要する。しかし、本発明によると、安価な部材を用いた簡易な構成でメモリ基板の共通化を実現することができる。 In addition, when a VDP 80 and a memory board having different data bus widths are connected to each other by using a circuit for converting the data bus width, it is necessary to newly create a relay board having a conversion circuit, Cost is required. However, according to the present invention, a common memory substrate can be realized with a simple configuration using inexpensive members.

尚、第一の実施形態における主基板が本発明の「主制御基板」に相当し、ＶＤＰ８０が「コントローラ」に相当する。また、演出制御基板４３が「副制御基板」に相当する。 The main board in the first embodiment corresponds to the “main control board” of the present invention, and the VDP 80 corresponds to the “controller”. The effect control board 43 corresponds to a “sub control board”.

次に、本発明の第二の実施形態の演出制御装置２３５について、図５を参照して説明する。図５は、第二の実施形態の演出制御装置２３５の詳細を示すブロック図である。尚、第二の実施形態である演出制御装置２３５では、第一の実施形態の演出制御装置３５とは異なり、演出制御基板４３に対して４つのメモリ基板２２０，２３０，２４０，２５０が、２つの中継基板２０１，２１１を介して接続されている。また、第二の実施形態であるパチンコ機の構成要素は、演出制御装置２３５に中継基板２０１，２１１が設けられている点、及びメモリ基板２２０，２３０，２４０，２５０に並列に２つずつ搭載されているＲＯＭの容量が８ビットであり、メモリ基板にデコード回路が設けられていない点以外は、第一の実施形態であるパチンコ機１と同じである。よって、パチンコ機１と共通する構成要素については同一の符号を付し、図１及び図２に示す機械的構成の説明、及び図３に示す電気的構成の説明についてはこれを省略又は簡略化するものとする。 Next, an effect control device 235 according to the second embodiment of the present invention will be described with reference to FIG. FIG. 5 is a block diagram showing details of the effect control device 235 of the second embodiment. In the production control device 235 according to the second embodiment, unlike the production control device 35 according to the first embodiment, four memory boards 220, 230, 240, 250 are provided for the production control board 43. Two relay boards 201 and 211 are connected. In addition, the components of the pachinko machine according to the second embodiment are mounted in parallel on the memory boards 220, 230, 240, and 250 in that the effect control device 235 is provided with the relay boards 201 and 211. The ROM has a capacity of 8 bits and is the same as the pachinko machine 1 according to the first embodiment except that the memory board is not provided with a decoding circuit. Therefore, the same reference numerals are given to components common to the pachinko machine 1, and the description of the mechanical configuration shown in FIGS. 1 and 2 and the description of the electrical configuration shown in FIG. 3 are omitted or simplified. It shall be.

まず、メモリ基板２２０，２３０，２４０，２５０について説明する。メモリ基板２２０には、８ビットのＲＯＭ２２１，２２２が並列に設けられている。これにより、第一の実施形態のメモリ基板１２０，１３０とは異なり、２つのＲＯＭ２２１，２２２の一方を選択するためのデコード回路を設けずに、データバス幅が１６ビットのメモリ基板を構成している。このＲＯＭ２２１，２２２とコネクタ２２９との間はデータバス及びアドレスバスにより接続されており、メモリ基板２２０はコネクタ２２９により他の基板に接続される。尚、メモリ基板２３０にはＲＯＭ２３１，２３２、及びコネクタ２３９が、メモリ基板２４０にはＲＯＭ２４１，２４２、及びコネクタ２４９が、メモリ基板２５０にはＲＯＭ２５１，２５２、及びコネクタ２５９が、メモリ基板２２０と同様に設けられている。 First, the memory substrates 220, 230, 240, and 250 will be described. The memory board 220 is provided with 8-bit ROMs 221 and 222 in parallel. Thus, unlike the memory boards 120 and 130 of the first embodiment, a memory board having a data bus width of 16 bits is formed without providing a decoding circuit for selecting one of the two ROMs 221 and 222. Yes. The ROMs 221 and 222 and the connector 229 are connected by a data bus and an address bus, and the memory board 220 is connected to another board by the connector 229. The memory board 230 has ROMs 231 and 232 and a connector 239, the memory board 240 has ROMs 241 and 242 and a connector 249, and the memory board 250 has ROMs 251 and 252 and a connector 259 as well as the memory board 220. Is provided.

次いで、中継基板２０１，２１１について説明する。中継基板２０１には、演出制御基板４３のコネクタに接続されるコネクタ２０９と、メモリ基板のコネクタに接続される２つのコネクタ２０７，２０８とが設けられている。そして、コネクタ２０９から延びるデータバス幅３２ビットのデータバス２０３は、中継基板２０１の内部で分岐し、コネクタ２０７，２０８へ接続されている。同様に、コネクタ２０９から延びるアドレスバス２０４も分岐して、コネクタ２０７，２０８へ接続されている。これにより、１６ビットであるメモリ基板２２０及びメモリ基板２３０を演出制御基板４３へ接続することを可能にしている。尚、中継基板２１１にも、中継基板２０１と同様に３つのコネクタ２１７〜２１９が設けられている。そして、メモリ基板２４０及びメモリ基板２５０を、データバス２１３及びアドレスバス２１４により演出制御基板４３へ接続する。 Next, the relay boards 201 and 211 will be described. The relay board 201 is provided with a connector 209 connected to the connector of the effect control board 43 and two connectors 207 and 208 connected to the connectors of the memory board. The data bus 203 having a data bus width of 32 bits extending from the connector 209 branches inside the relay board 201 and is connected to the connectors 207 and 208. Similarly, the address bus 204 extending from the connector 209 is also branched and connected to the connectors 207 and 208. As a result, the 16-bit memory board 220 and the memory board 230 can be connected to the effect control board 43. The relay board 211 is also provided with three connectors 217 to 219 as in the relay board 201. Then, the memory board 240 and the memory board 250 are connected to the effect control board 43 by the data bus 213 and the address bus 214.

このような構成の演出制御装置２３５によると、２つの中継基板２０１，２１１を用いることで、データバス幅が１６ビットである４つのメモリ基板２２０，２３０，２４０，２５０を、データバス幅が６４ビットであるＶＤＰ８０に接続することができる。すなわち、演出制御基板４３のコネクタ８４，８５のデータバス８６，８７（３２ビット）よりもデータバス幅が小さいメモリ基板を使用して演出制御装置２３５を構成することができる。従って、１６ビットのメモリ基板の在庫が多数残っている場合、６４ビットのメモリ基板を新たに作成する必要がなく、１６ビットのメモリ基板２２０，２３０，２４０，２５０をそのまま使用することができる。 According to the production control device 235 having such a configuration, by using the two relay boards 201 and 211, the four memory boards 220, 230, 240, and 250 having a data bus width of 16 bits can be used. It can be connected to VDP 80 which is a bit. That is, the effect control device 235 can be configured using a memory board having a data bus width smaller than the data buses 86 and 87 (32 bits) of the connectors 84 and 85 of the effect control board 43. Therefore, when many stocks of 16-bit memory boards remain, it is not necessary to create a new 64-bit memory board, and the 16-bit memory boards 220, 230, 240, and 250 can be used as they are.

また、演出制御装置２３５では、４つのメモリ基板２２０，２３０，２４０，２５０に設けられているコネクタ２２９，２３９，２４９，２５９は、中継基板２０１，２１１のコネクタ２０７，２０８，２１７，２１８及び演出制御基板４３のコネクタ８４，８５の全てに接続できる構造となっている。これにより、メモリ基板と演出制御基板との接続の自由度を向上させている。 In the effect control device 235, the connectors 229, 239, 249, and 259 provided on the four memory boards 220, 230, 240, and 250 are the connectors 207, 208, 217, and 218 of the relay boards 201 and 211, and the effects. The connector can be connected to all the connectors 84 and 85 of the control board 43. As a result, the degree of freedom of connection between the memory board and the effect control board is improved.

次に、本発明の第三の実施形態である演出制御装置３３５について、図６を参照して説明する。図６は、第三の実施形態の演出制御装置３３５の詳細を示すブロック図である。尚、第三の実施形態である演出制御装置３３５では、第二の実施形態とは異なり、４つのメモリ基板３２０，３３０，３４０，３５０に並列に２つずつ設けられているＲＯＭのデータバス幅が１６ビットであり、中継基板３０１，３１１にデコード回路３０５，３１５が設けられている。尚、第一及び第二の実施形態と共通する構成要素については同一の符号を付し、説明を省略又は簡略化するものとする。 Next, an effect control device 335 according to a third embodiment of the present invention will be described with reference to FIG. FIG. 6 is a block diagram showing details of the effect control device 335 of the third embodiment. In the production control device 335 according to the third embodiment, unlike the second embodiment, the data bus width of the ROM provided in parallel on the four memory boards 320, 330, 340, and 350, respectively. Is 16 bits, and the decoding boards 305 and 315 are provided on the relay boards 301 and 311. In addition, about the component which is common in 1st and 2nd embodiment, the same code | symbol is attached | subjected and description shall be abbreviate | omitted or simplified.

まず、メモリ基板３２０，３３０，３４０，３５０について説明する。メモリ基板３２０には、１６ビットのＲＯＭ３２１，３２２が並列に設けられている。これにより、データバス幅が３２ビットのメモリ基板を構成している。このＲＯＭ３２１，３２２とコネクタ３２９との間はデータバス及びアドレスバスにより接続されており、メモリ基板３２０はこのコネクタ３２９により他の基板に接続される。尚、メモリ基板３３０にはＲＯＭ３３１，３３２、及びコネクタ３３９が、メモリ基板３４０にはＲＯＭ３４１，３４２、及びコネクタ３４９が、メモリ基板３５０にはＲＯＭ３５１，３５２、及びコネクタ３５９が、メモリ基板３２０と同様に設けられている。 First, the memory substrates 320, 330, 340, and 350 will be described. The memory board 320 is provided with 16-bit ROMs 321 and 322 in parallel. Thus, a memory board having a data bus width of 32 bits is configured. The ROMs 321 and 322 and the connector 329 are connected by a data bus and an address bus, and the memory board 320 is connected to another board by the connector 329. The memory board 330 includes ROMs 331 and 332 and a connector 339, the memory board 340 includes ROMs 341 and 342 and a connector 349, and the memory board 350 includes ROMs 351 and 352 and a connector 359 similar to the memory board 320. Is provided.

次いで、中継基板３０１，３１１について説明する。中継基板３０１には、演出制御基板４３のコネクタに接続されるコネクタ３０９と、メモリ基板のコネクタに接続される２つのコネクタ３０７，３０８とが設けられている。そして、コネクタ３０９とコネクタ３０７との間、及びコネクタ３０９とコネクタ３０８との間は、共にデータバス幅が３２ビットのデータバス３０３によって接続されている。また、中継基板３０１には、２つのメモリ基板３２０，３３０の内のいずれか一方を選択するための回路であるデコード回路３０５が設けられている。そして、コネクタ３０９とコネクタ３０７との間、及びコネクタ３０９とコネクタ３０８との間は、このデコード回路３０５を介してアドレスバス３０４により接続されており、デコード回路３０５は一方のメモリ基板を選択する信号を生成して出力する。これにより、３２ビットである２つのメモリ基板３２０，３３０を演出制御基板４３へ接続することを可能にしている。尚、中継基板３１１にも、中継基板３０１と同様に３つのコネクタ３１７〜３１９及びデコード回路３１５が設けられている。そして、メモリ基板３４０及びメモリ基板３５０を、データバス３１３及びアドレスバス３１４により演出制御基板４３へ接続する。 Next, the relay boards 301 and 311 will be described. The relay board 301 is provided with a connector 309 connected to the connector of the effect control board 43 and two connectors 307 and 308 connected to the connectors of the memory board. The connectors 309 and 307 and the connectors 309 and 308 are connected by a data bus 303 having a data bus width of 32 bits. The relay board 301 is provided with a decode circuit 305 that is a circuit for selecting one of the two memory boards 320 and 330. The connector 309 and the connector 307, and the connector 309 and the connector 308 are connected by the address bus 304 via the decode circuit 305. The decode circuit 305 is a signal for selecting one of the memory boards. Is generated and output. This makes it possible to connect two memory boards 320 and 330 each having 32 bits to the effect control board 43. Note that the relay board 311 is also provided with three connectors 317 to 319 and a decode circuit 315 in the same manner as the relay board 301. Then, the memory board 340 and the memory board 350 are connected to the effect control board 43 by the data bus 313 and the address bus 314.

このような構成の演出制御装置３３５によると、ＶＤＰ８０のデータバス幅とは異なるデータバス幅のメモリ基板を演出制御基板４３に接続できる。これに加えて、中継基板３０１，３１１にデコード回路３０５，３１５が設けられているため、中継基板３０１，３１１に設けられた全てのコネクタのデータバス幅が同一となる。従って、演出制御基板４３のコネクタ８４，８５のデータバス幅とメモリ基板のデータバス幅とが同じである場合でも、演出制御基板４３のコネクタの数よりも多い数のメモリ基板を使用して演出制御装置３３５を構成することができる。また、演出制御装置３３５では、４つのメモリ基板３２０，３３０，３４０，３５０に設けられているコネクタ３２９，３３９，３４９，３５９は、中継基板３０１，３１１のコネクタ３０７，３０８，３１７，３１８及び演出制御基板４３のコネクタ８４，８５の全てに接続できる構造となっている。よって、メモリ基板２つを直接演出制御基板４３へ接続することもできるし、中継基板３０１，３１１を介することでより多くのメモリ基板を演出制御基板４３へ接続することもできる。 According to the effect control device 335 having such a configuration, a memory board having a data bus width different from the data bus width of the VDP 80 can be connected to the effect control board 43. In addition, since the decoding circuits 305 and 315 are provided on the relay boards 301 and 311, the data bus widths of all the connectors provided on the relay boards 301 and 311 are the same. Therefore, even when the data bus width of the connectors 84 and 85 of the production control board 43 is the same as the data bus width of the memory board, the production is performed by using a larger number of memory boards than the number of connectors of the production control board 43. A control device 335 can be configured. In the effect control device 335, the connectors 329, 339, 349, and 359 provided on the four memory boards 320, 330, 340, and 350 are the connectors 307, 308, 317, and 318 of the relay boards 301 and 311 and the effects. The connector can be connected to all the connectors 84 and 85 of the control board 43. Therefore, two memory boards can be directly connected to the effect control board 43, and more memory boards can be connected to the effect control board 43 via the relay boards 301 and 311.

次に、本発明の第四の実施形態である演出制御装置４３５について、図７を参照して説明する。図７は、第四の実施形態の演出制御装置４３５の詳細を示すブロック図である。尚、第四の実施形態である演出制御装置４３５では、第一〜第三の実施形態とは異なり、演出制御基板４４３にデコード回路４９０が設けられている。尚、第一〜第三の実施形態と共通する構成要素については同一の符号を付し、説明を省略又は簡略化するものとする。 Next, an effect control device 435 according to a fourth embodiment of the present invention will be described with reference to FIG. FIG. 7 is a block diagram showing details of the effect control device 435 of the fourth embodiment. In the effect control device 435 according to the fourth embodiment, unlike the first to third embodiments, the effect control board 443 is provided with a decode circuit 490. In addition, about the component which is common in 1st-3rd embodiment, the same code | symbol shall be attached | subjected and description shall be abbreviate | omitted or simplified.

まず、メモリ基板４２０，４３０，４４０について説明する。メモリ基板４２０には、８ビットのＲＯＭ４２１〜４２４が並列に設けられている。これにより、データバス幅が３２ビットのメモリ基板を構成している。そして、このＲＯＭ４２１〜４２４とコネクタ４２９との間はデータバス及びアドレスバスにより接続されており、メモリ基板４２０はこの３２ビットのコネクタ４２９により他の基板に接続される。また、メモリ基板４３０には１６ビットのＲＯＭ４３１，４３２、及びコネクタ４３９が、メモリ基板４４０には１６ビットのＲＯＭ４４１，４４２、及びコネクタ４４９がそれぞれ設けられており、データバス幅が３２ビットのメモリ基板を構成している。このように、メモリ基板に搭載されるＲＯＭの個数は適宜変更が可能である。 First, the memory substrates 420, 430, and 440 will be described. The memory board 420 is provided with 8-bit ROMs 421 to 424 in parallel. Thus, a memory board having a data bus width of 32 bits is configured. The ROMs 421 to 424 and the connector 429 are connected by a data bus and an address bus, and the memory board 420 is connected to another board by the 32-bit connector 429. The memory board 430 is provided with 16-bit ROMs 431 and 432 and a connector 439, and the memory board 440 is provided with 16-bit ROMs 441 and 442 and a connector 449, respectively, and the data bus width is a 32-bit memory board. Is configured. Thus, the number of ROMs mounted on the memory substrate can be changed as appropriate.

次いで、演出制御基板４４３について説明する。第二の実施形態の演出制御基板４４３は、第一〜第三の実施形態の演出制御基板４３と異なり、３つのコネクタ４８３〜４８５とデコード回路４９０とを備えている。そして、ＶＤＰ８０とコネクタ４８４，４８５との間は、デコード回路４９０を介してアドレスバス４８９により接続されている。そして、ＶＤＰ８０とコネクタ４８３との間はアドレスバス４８８により接続されている。また、ＶＤＰ８０は３２ビットのデータバス４８６によりコネクタ４８３へ接続されると共に、同じく３２ビットのデータバス４８７によりコネクタ４８４，４８５へ接続されている。 Next, the effect control board 443 will be described. The effect control board 443 of the second embodiment includes three connectors 483 to 485 and a decode circuit 490, unlike the effect control board 43 of the first to third embodiments. The VDP 80 and the connectors 484 and 485 are connected by an address bus 489 via a decode circuit 490. The VDP 80 and the connector 483 are connected by an address bus 488. The VDP 80 is connected to a connector 483 by a 32-bit data bus 486 and is also connected to connectors 484 and 485 by a 32-bit data bus 487.

このような構成の演出制御装置４３５によると、ＶＤＰ８０から振り分けられたアドレスバス４８９のデータバス幅に対応するビット数のアドレスバスが、演出制御基板４４３に設けられたデコード回路４９０によってデコードされる。従って、ＶＤＰ８０のデータバス幅よりも小さいビット数のアドレスバスのメモリマップを構築することができる。すなわち、メモリ基板の選択やチャンネルの振り分けを行うデコード回路の配設位置は、メモリ基板や中継基板に限られず、演出制御基板であってもよい。 According to the effect control device 435 configured as described above, the address bus having the number of bits corresponding to the data bus width of the address bus 489 distributed from the VDP 80 is decoded by the decode circuit 490 provided in the effect control board 443. Therefore, it is possible to construct a memory map of an address bus having a smaller number of bits than the data bus width of the VDP 80. That is, the arrangement position of the decoding circuit for selecting the memory board and distributing channels is not limited to the memory board and the relay board, but may be an effect control board.

尚、本発明は、上記実施の形態に限定されることなく、様々な変形が可能であることは言うまでもない。以下、図８を参照して、第一の実施形態の変形例について説明する。図８は、変形例である演出制御装置５３５の詳細を示すブロック図である。尚、図８で示す変形例では、第一の実施形態とは異なり、表示制御ＣＰＵ５９１の制御に必要な表示制御プログラム等を記憶した２つのメモリ基板５２０，５３０を、演出制御基板５４３に対して着脱可能に設けている。尚、第一の実施形態と共通する構成要素については同一の符号を付し、説明を省略又は簡略化するものとする。 Needless to say, the present invention is not limited to the above-described embodiment, and various modifications are possible. Hereinafter, a modification of the first embodiment will be described with reference to FIG. FIG. 8 is a block diagram showing details of the production control device 535 which is a modified example. In the modification shown in FIG. 8, unlike the first embodiment, two memory boards 520 and 530 storing a display control program and the like necessary for the control of the display control CPU 591 are provided for the effect control board 543. It is detachable. In addition, about the component which is common in 1st embodiment, the same code | symbol is attached | subjected and description shall be abbreviate | omitted or simplified.

図８に示すように、第一の実施形態の変形例である演出制御装置５３５は、演出制御基板５４３、第一メモリ基板１２０、第二メモリ基板１３０に加えて、演出制御基板５４３における表示制御ユニット５４８の表示制御ＣＰＵ５９１に接続される２つのメモリ基板５２０，５３０を備えている。この演出制御基板５４３には、メモリ基板５２０，５３０を接続するための２つのコネクタ９４，９５が設けられており、表示制御ＣＰＵ５９１のデータバス幅は３２ビットである。そして、コネクタ９４と表示制御ＣＰＵ５９１との間は１６ビットのデータバス、及びアドレスバス９８により接続されており、コネクタ９５と表示制御ＣＰＵ５９１との間も同様に１６ビットのデータバス、及びアドレスバス９９により接続されている。また、メモリ基板５２０には８ビットのＲＯＭ５２１，５２２が並列に設けられている。これにより、データバス幅が１６ビットのメモリ基板を構成しており、コネクタ５２９により他の基板に接続される。同様に、メモリ基板５３０も８ビットのＲＯＭ５３１，５３２と、コネクタ５３９とを備えている。 As shown in FIG. 8, an effect control device 535 that is a modification of the first embodiment includes display control on the effect control board 543 in addition to the effect control board 543, the first memory board 120, and the second memory board 130. Two memory boards 520 and 530 connected to the display control CPU 591 of the unit 548 are provided. The effect control board 543 is provided with two connectors 94 and 95 for connecting the memory boards 520 and 530, and the data bus width of the display control CPU 591 is 32 bits. The connector 94 and the display control CPU 591 are connected by a 16-bit data bus and an address bus 98, and the connector 95 and the display control CPU 591 are similarly connected by a 16-bit data bus and an address bus 99. Connected by. The memory substrate 520 is provided with 8-bit ROMs 521 and 522 in parallel. As a result, a memory board having a data bus width of 16 bits is formed, and is connected to another board by the connector 529. Similarly, the memory board 530 also includes 8-bit ROMs 531 and 532 and a connector 539.

このように、本発明はＶＤＰ８０とメモリ基板とを接続する場合に限られず、ＣＰＵ等の他のＩＣとメモリ基板とを接続する場合にも適用が可能である。また、上記実施の形態では液晶表示装置３６の表示を制御する演出制御装置３５，２３５，３３５，４３５について説明したが、本発明は他の制御装置にも適用できる。例えば、サブ統合基板５８にメモリ基板を接続する場合や、電飾ランプ６３を制御するための電飾基板４６にメモリ基板を接続する場合等、ＣＰＵ等のコントローラを有する基板にメモリ基板を接続する構造の制御装置であれば、本発明を適用することができる。 As described above, the present invention is not limited to the case where the VDP 80 is connected to the memory substrate, but can be applied to the case where another IC such as a CPU is connected to the memory substrate. Moreover, although the said embodiment demonstrated the presentation control apparatuses 35,235,335,435 which control the display of the liquid crystal display device 36, this invention is applicable also to another control apparatus. For example, when the memory board is connected to the sub-integrated board 58 or when the memory board is connected to the electric board 46 for controlling the electric lamp 63, the memory board is connected to a board having a controller such as a CPU. The present invention can be applied to any structure control device.

また、第一〜第三の実施の形態の演出制御基板４３には、メモリ基板若しくは中継基板を接続するために２つのコネクタ８４，８５が設けられており、各コネクタからＶＤＰ８０へ３２ビットのデータバス８６，８７が接続されているが、演出制御基板４３に設けられるコネクタの数は２つに限られない。例えば、メモリ基板若しくは中継基板を接続するためのコネクタを演出制御基板４３に４つ配設し、各コネクタからＶＤＰ８０へ１６ビットのデータバスを接続することで、１６ビットのメモリ基板４つを、６４ビットのＶＤＰ８０へ接続することもできる。すなわち、第二、第三の実施形態では、演出制御基板４３に接続するメモリ基板の数を増やすために中継基板を用いているが、演出制御基板４３のコネクタの数を増やすことで、接続するメモリ基板の数を増やすこともできる。このように、接続のバリエーションは上記実施の形態に限定されるものではない。 The effect control board 43 of the first to third embodiments is provided with two connectors 84 and 85 for connecting a memory board or a relay board, and 32-bit data from each connector to the VDP 80. The buses 86 and 87 are connected, but the number of connectors provided on the effect control board 43 is not limited to two. For example, four connectors for connecting a memory board or a relay board are arranged on the effect control board 43, and by connecting a 16-bit data bus from each connector to the VDP 80, four 16-bit memory boards are connected. It is also possible to connect to a 64-bit VDP80. That is, in the second and third embodiments, the relay board is used to increase the number of memory boards connected to the effect control board 43, but the connection is made by increasing the number of connectors of the effect control board 43. The number of memory boards can also be increased. Thus, the connection variation is not limited to the above embodiment.

また、上記実施の形態に示した各基板及びＩＣのデータバス幅は一例にすぎず、適宜変更が可能であることは勿論である。例えば、上記実施の形態のＶＤＰ８０のビット数は６４ビットであるが、８ビット、１６ビット、３２ビット、１２８ビット、２５６ビット等、他の値であっても本発明が適用できる。同様に、ＣＰＵ、メモリ基板、及びメモリ基板に内蔵されるＲＯＭ等に関しても、８ビット、１６ビット、３２ビット、６４ビット、１２８ビット、２５６ビット等、データバス幅が異なる場合であっても本発明を適用することができる。 Further, the data bus widths of the substrates and ICs described in the above embodiments are merely examples, and it is needless to say that they can be changed as appropriate. For example, the number of bits of the VDP 80 in the above embodiment is 64 bits, but the present invention can be applied to other values such as 8 bits, 16 bits, 32 bits, 128 bits, and 256 bits. Similarly, the CPU, memory board, ROM incorporated in the memory board, etc., even if the data bus width is different, such as 8 bits, 16 bits, 32 bits, 64 bits, 128 bits, 256 bits, etc. The invention can be applied.

また、メモリ基板には１個以上のＲＯＭが搭載されていればよく、搭載されるＲＯＭの個数は上記実施の形態によって限定されるものではない。例えば、第一の実施形態では、第一メモリ基板１２０及び第二メモリ基板１３０に３２ビットのＲＯＭを２つずつ搭載し、デコード回路１２４，１３４によって一方のＲＯＭを選択する信号を生成することで３２ビットのメモリ基板を構成していたが、第二の実施形態におけるメモリ基板と同様にデコード回路を設けず、１６ビットのＲＯＭ２つや８ビットのＲＯＭ４つを並列に接続することで３２ビットのメモリ基板を構成することもできるし、３２ビットのＲＯＭを１つ搭載したメモリ基板を接続させることもできる。 Further, it is sufficient that one or more ROMs are mounted on the memory substrate, and the number of mounted ROMs is not limited by the above embodiment. For example, in the first embodiment, two 32-bit ROMs are mounted on each of the first memory board 120 and the second memory board 130, and a signal for selecting one ROM is generated by the decoding circuits 124 and 134. Although a 32-bit memory board is configured, a 32-bit memory is provided by connecting two 16-bit ROMs and four 8-bit ROMs in parallel without providing a decoding circuit as in the memory board in the second embodiment. A substrate can be configured, or a memory substrate on which one 32-bit ROM is mounted can be connected.

また、上記実施の形態では、データバスにより接続されている全てのコネクタにメモリ基板（若しくはメモリ基板が接続された中継基板）が接続されているが、少なくとも１つのコネクタにメモリ基板が接続されればよい。そして、メモリ基板が接続されていないコネクタがある場合、メモリ基板以外の他の基板を接続するためにコネクタを使用してもよい。例えば、先述した変形例である演出制御装置５３５において、表示制御ＣＰＵ５９１に接続されているコネクタ９４，９５に、電飾基板４６、払出制御基板４５、中間基板４７（図３参照）等の他の基板を接続し、コネクタ９４，９５に接続される基板に、表示制御ＣＰＵ５９１が処理を行うためのプログラム等を記憶したＲＯＭが搭載されている構成とすることもできる。すなわち、コネクタに接続されるメモリ基板には、ＲＯＭ以外の他のＩＣが搭載されていてもよいため、接続のバリエーションは上記実施の形態に限られない。また、メモリ基板に搭載されているＩＣはフラッシュＲＯＭに限られず、他の記憶媒体でもよいことは言うまでもない。 In the above embodiment, the memory board (or the relay board to which the memory board is connected) is connected to all the connectors connected by the data bus, but the memory board is connected to at least one connector. That's fine. If there is a connector to which the memory board is not connected, the connector may be used to connect another board other than the memory board. For example, in the effect control device 535 which is the above-described modification, the connectors 94 and 95 connected to the display control CPU 591 are connected to other boards such as an electrical decoration board 46, a payout control board 45, and an intermediate board 47 (see FIG. 3). It is also possible to adopt a configuration in which a ROM that stores a program for the display control CPU 591 to perform processing is mounted on the substrate connected to the connectors 94 and 95 by connecting the substrate. That is, since a memory board connected to the connector may be mounted with an IC other than the ROM, the connection variation is not limited to the above embodiment. Needless to say, the IC mounted on the memory substrate is not limited to the flash ROM, and may be another storage medium.

また、演出制御基板４３はその他の基板、例えば、サブ統合基板５８、主基板４１、電飾基板４６、払出制御基板４５、中間基板４７等と分離している必要は無く、いずれかの基板と一体型になっている複合ユニットであってもよい。また、第一、第三、第四の実施形態では、デコード回路がメモリ基板、中継基板、演出制御基板のいずれかに設けられているが、２つ以上の基板にデコード回路を設けてもよい。また、用途に応じて、１つの基板に２つ以上のデコード回路を設けることもできる。 The effect control board 43 does not need to be separated from other boards, for example, the sub-integrated board 58, the main board 41, the illumination board 46, the payout control board 45, the intermediate board 47, etc. It may be a composite unit that is integrated. In the first, third, and fourth embodiments, the decode circuit is provided on any one of the memory board, the relay board, and the effect control board. However, the decode circuit may be provided on two or more boards. . Further, two or more decoding circuits can be provided on one substrate depending on the application.

本発明の遊技機用制御装置及び遊技機は、パチンコ機に限られず、パチコン機、パチスロ機等の各種遊技機に適用可能である。 The gaming machine control device and gaming machine according to the present invention are not limited to pachinko machines, but can be applied to various gaming machines such as pachikon machines and pachislot machines.

パチンコ機１の表枠１４及び中枠１３が開いた状態を斜め前方から見た斜視図である。It is the perspective view which looked at the state where the front frame 14 and the middle frame 13 of the pachinko machine 1 were opened from diagonally forward. パチンコ機１の正面図である。1 is a front view of a pachinko machine 1. FIG. パチンコ機１の電気的構成を示すブロック図である。2 is a block diagram showing an electrical configuration of the pachinko machine 1. FIG. 第一の実施形態の演出制御装置３５の詳細を示すブロック図である。It is a block diagram which shows the detail of the production | presentation control apparatus 35 of 1st embodiment. 第二の実施形態の演出制御装置２３５の詳細を示すブロック図である。It is a block diagram which shows the detail of the production | presentation control apparatus 235 of 2nd embodiment. 第三の実施形態の演出制御装置３３５の詳細を示すブロック図である。It is a block diagram which shows the detail of the production | presentation control apparatus 335 of 3rd embodiment. 第四の実施形態の演出制御装置４３５の詳細を示すブロック図である。It is a block diagram which shows the detail of the production | presentation control apparatus 435 of 4th embodiment. 変形例である演出制御装置５３５の詳細を示すブロック図である。It is a block diagram which shows the detail of the production | presentation control apparatus 535 which is a modification.

Explanation of symbols

１パチンコ機
３５，２３５，３３５，４３５，５３５演出制御装置
３６液晶表示装置
４１主基板
４３，４４３，５４３演出制御基板
５８サブ統合基板
８０ＶＤＰ
８４，８５コネクタ
８６，８７データバス
８８，８９アドレスバス
９１，５９１表示制御ＣＰＵ
１２０第一メモリ基板
１３０第二メモリ基板
２０１，２１１，３０１，３１１中継基板
２２０，２３０，２４０，２５０，３２０，３３０，３４０，３５０，４２０，４３０，４４０，５２０，５３０メモリ基板 1 Pachinko machine 35, 235, 335, 435, 535 Production control device 36 Liquid crystal display device 41 Main board 43, 443, 543 Production control board 58 Sub-integrated board 80 VDP
84, 85 Connector 86, 87 Data bus 88, 89 Address bus 91, 591 Display control CPU
120 First Memory Board 130 Second Memory Board 201, 211, 301, 311 Relay Board 220, 230, 240, 250, 320, 330, 340, 350, 420, 430, 440, 520, 530 Memory Board

Claims

A main control board that controls the game;
A sub-control board having a controller that receives a signal transmitted from the main control board and controls the production;
A control device for a gaming machine having a memory in which data is stored, and a memory board detachably attached to the sub-control board,
The sub-control board includes a plurality of connectors for connecting the memory board,
A game machine control device, wherein a plurality of data buses extending from the connectors are connected in parallel to the controller.

A relay board for connecting the connector of the sub-control board and a plurality of the memory boards;
The gaming machine control device according to claim 1, wherein a plurality of the memory boards are connected to one connector via the relay board.

The gaming machine control device according to claim 1 or 2, wherein a total of data bus widths of the data buses connecting the plurality of connectors and the controller is equal to a data bus width of the controller.

A gaming machine comprising the gaming machine control device according to any one of claims 1 to 3.