JP2008218635A - 半導体装置及びその製造方法 - Google Patents
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Abstract
【課題】装置全体の大きさを増すことなく高密度配線化が可能な半導体装置及びその製造方法を提供する。
【解決手段】半導体装置は、半導体構成体4の側方に中間導体層11と絶縁層12とが交互に積層されていると共に、少なくとも半導体構成体4の外部接続用電極5と同一の層に導体層11を有している。本半導体装置の製造方法は、半導体構成体4を支える支持体をなす基板1上に半導体構成体4を搭載する工程と、当該基板1上に絶縁層12と金属箔を積層して、当該半導体構成体の側方に絶縁層12と中間導体層11の積層部を設けると共に当該半導体構成体4の上面及び側面を当該絶縁層12からフローした樹脂で被覆する工程と、当該中間導体層11上に絶縁層と金属箔を積層して、当該半導体構成体4の外部接続用電極5と同一の層に導体層13を設ける工程とを有する。
【選択図】図1
【解決手段】半導体装置は、半導体構成体4の側方に中間導体層11と絶縁層12とが交互に積層されていると共に、少なくとも半導体構成体4の外部接続用電極5と同一の層に導体層11を有している。本半導体装置の製造方法は、半導体構成体4を支える支持体をなす基板1上に半導体構成体4を搭載する工程と、当該基板1上に絶縁層12と金属箔を積層して、当該半導体構成体の側方に絶縁層12と中間導体層11の積層部を設けると共に当該半導体構成体4の上面及び側面を当該絶縁層12からフローした樹脂で被覆する工程と、当該中間導体層11上に絶縁層と金属箔を積層して、当該半導体構成体4の外部接続用電極5と同一の層に導体層13を設ける工程とを有する。
【選択図】図1
Description
本発明は半導体装置及びその製造方法に関し、特にウエハーレベルCSP(wafer−level chip size package)を有機基板に内蔵した半導体装置及びその製造方法に関する。
最近、電子機器の軽薄短小化が進み、機器に搭載される半導体装置としてはウエハーレベルCSPと呼ばれる半導体装置が使用されている。このウエハーレベルCSPは、一般に複数の外部接続用の接続パッドが形成されたベアの半導体装置の上面に封止材を設け、次いで、当該封止材の各接続パッドに対応する部分に開口部を形成し、次いで、当該開口部を介して各接続パッドに接続される再配線を形成し、次いで、各再配線の他の接続部に柱状の外部接続用電極を形成すると共に、絶縁樹脂で封止後、研磨にて外部接続用電極が露出するまで研磨し、次いで、露出した外部接続用電極にはんだを形成することによって製造されている。
しかしながら、通常ウエハーレベルCSPは、ベアチップの半導体装置の上面に外部接続用電極をマトリクス状に配列するため、外部接続用電極数の多い半導体装置では外部接続用電極サイズ及びピッチが極端に小さくなってしまう結果、マザーボードとの接続が困難になる。すなわち、半導体装置の外部接続用電極ピッチを狭くすることはできても、狭くすることでマザーボードとの接続精度が劣化することから、単純に狭くはできないという問題があった。
また、外部接続用電極ピッチが小さくなることによって、マザーボードとの接合強度が不足したり、ボンディング時に電極間の短絡が発生したりする問題があり、さらに、半導体装置とマザーボードの線膨張係数の差に起因して発生する応力により外部接続用電極が断線してしまうという問題もあった。
そこで、図18に示したような半導体装置が既に提案されている(例えば特許文献1参照)。
即ち、当該半導体装置P101は、支持体1と、当該支持体1の上面に接着層8を介して設けられた半導体構成体4と、当該支持体1の上下両面に設けられた導体層2と、当該半導体構成体4の側方に設けられた絶縁層112と、当該絶縁層112上かつ当該半導体構成体4より外側に設けられた再配線層17と、貫通スルーホール120とを有して成り、当該半導体構成体4に設けられた外部接続用電極5の電極ピッチを、再配線層17により拡幅することによって、マザーボードへの搭載を精度良く行えるようにしたものである。
ここで、半導体構成体4は、シリコン7の上面に複数の外部接続用電極5が設けられていると共に、前記外部接続用電極5の側面に封止材6が形成されているものであり、以降本明細書で用いる半導体構成体とは、基本的に当該構成の半導体構成体を示すものとする。
しかしながら、前記半導体装置P101は、半導体構成体4と再配線層17の接続以外の層間接続手段に貫通スルーホール120を用いているため、昨今の高密度配線化に対応しきれないという不具合があった。
そこで、図19に示したように、再配線を施した半導体装置を更に有機基板に内蔵し、当該内蔵された半導体装置の周囲に複数の導体層を設け、当該導体層の層間接続手段に導電ペースト充填ビアを用いることで、高密度配線化した半導体装置が提案されている(例えば特許文献2参照)。
即ち、当該半導体装置P201は、半導体構成体4を接着層8を介して支持体209に配置し、再配線層17を施した半導体装置P205と、当該半導体装置P205の周囲に絶縁層212と共に配置された導体層202と、当該導体層202の層間接続を担う導電ペースト充填ビア220と、再配線層17を更に再配線した再配線層217とを備えている。
前記半導体装置P201は、半導体装置P205の側方に導体層202及び導電ペースト充填ビア220が設けられ、各導体層を導電ペースト充填ビア220で層間接続しているため、貫通スルーホールで層間接続する場合と比較して高密度配線化した半導体装置が得られる。
しかしながら、前記半導体装置P201の構成では、半導体構成体4を内蔵し再配線した半導体装置P205を更に絶縁層中に埋め込む構成となるため、装置全体が大きくなってしまうというものであった。
また、層間接続に用いている導電ペースト充填ビア220は、めっき接続層間ビアと比較してビア径が大きく、特に半導体構成体周辺にビアを設ける場合にある程度の加工スペースを設けなければならず、高密度配線化に対して最適な配置には出来なかった。
また、図18の半導体装置P101では、半導体構成体4を絶縁層112中に埋め込んだ後、研磨により外部接続用電極5を露出させるようにしているところ、図19の半導体装置P201は、当該半導体装置P101と同じ要領で形成した半導体構成体P205を更に絶縁層212で埋め込む構成となっているため、半導体構成体P205の側面近傍部や外部接続用電極5と同一の層に導体層を設けることができなかった。
特開2004−221417号公報
特開2005−216935号公報
本発明は、上記の問題と実状に鑑みてなされたもので、半導体構成体を有機基板に内蔵し、当該内蔵された半導体構成体の側方に導体層を設けた構造の半導体装置において、装置全体の大きさを増すことなく高密度配線化が可能な半導体装置及びその製造方法を提供することを課題とする。
すなわち、請求項1に係る本発明は、上面に複数の外部接続用電極を有する半導体構成体と、当該半導体構成体を支える支持体と、当該半導体構成体の上方及び側方に設けられた絶縁層と、当該半導体構成体の上方及び側方の絶縁層上に設けられた再配線層とを有する半導体装置であって、当該半導体構成体の側方に絶縁層と中間導体層の積層部が設けられていると共に、少なくとも当該外部接続用電極と同一の層に導体層が設けられていることを特徴とする半導体装置により上記課題を解決したものである。
この半導体装置は、従来デットスペースとなる外部接続用電極と同一の層に導体層が設けられた構造となっているため、多くの配線可能領域を確保できると共に、半導体装置全体の大きさを増すことなく高密度配線化が可能となる。
また、再配線層直下にあたる外部接続用電極と同一の層に配線パターンを設けることが可能となり、半導体構成体からの再配線が効率的且つ最適に行えると共に、従来の構成ならば裏面まで引き回さなければならないような回路の場合でも、より少ない層の間で配線回路を集約することができる。
また、請求項2に係る本発明は、前記外部接続用電極と同一の層に設けられた導体層及び各中間導体層が、それぞれめっき接続層間ビアで層間接続されていることを特徴としている。
この半導体装置は、導電ペースト充填ビアよりも小径化が可能なめっき接続層間ビアで導体層が接続されているため、従来に比して半導体構成体の近傍にも層間接続ビアを設けることが可能となる。
また、請求項3に係る本発明は、前記めっき接続層間ビアが、同軸上に少なくとも2段以上積み上げられたスタックドビア構造となっていることを特徴としている。
この半導体装置は、スタックドビア構造となっているため、半導体装置をより小型・高密度配線化することができる。
また、請求項4に係る本発明は、上面に複数の外部接続用電極を有する半導体構成体と、当該半導体構成体を支える支持体と、当該半導体構成体の上方及び側方に設けられた絶縁層と、当該半導体構成体の上方及び側方の絶縁層上に設けられた再配線層とを有する半導体装置の製造方法であって、少なくとも、半導体構成体を支える支持体をなす基板上に半導体構成体を搭載する工程と、当該基板上に絶縁層と金属箔を積層して、当該半導体構成体の側方に絶縁層と中間導体層の積層部を設けると共に当該半導体構成体の上面及び側面を当該絶縁層からフローした樹脂で被覆する工程と、当該中間導体層上に絶縁層と金属箔を積層して、当該外部接続用電極と同一の層に導体層を設ける工程とを有することを特徴とする半導体装置の製造方法により上記課題を解決したものである。
この製造方法によれば、小型・高密度配線化を図った半導体装置を容易に得ることが可能となる。
また、請求項5に係る本発明は、前記製造方法において、更に、めっき接続層間ビアを形成し、前記外部接続用電極と同一の層に設けられた導体層及び各中間導体層をそれぞれ層間接続する工程を有することを特徴としている。
この製造方法によれば、より小型・高密度配線化を図った半導体装置を容易に得ることが可能となる。
また、請求項6に係る本発明は、前記絶縁層と中間導体層の積層部を設ける工程が、半導体構成体に対応した部分に開口部を有するキャリア付金属箔と絶縁層を積層する工程から成り、且つ、当該半導体構成体よりも上面位置が高くなる厚さを有するキャリアを用いて積層することを特徴としている。
この製造方法によれば、半導体構成体に必要以上の圧力を掛けることなく、積層工程を容易に行うことができる。
本発明によれば、半導体構成体を有機基板に内蔵し、内蔵された半導体構成体の側方に導体層を設けた構造の半導体装置において、装置全体の大きさを増すことなく高密度配線化が可能な半導体装置及びその製造方法を提供することができる。
本発明半導体装置の実施の形態を図1を用いて説明する。
図1において、P1は半導体装置で、上面に複数の外部接続用電極5を有する半導体構成体4と、当該半導体構成体4を支える支持体1と、当該半導体構成体4の上方及び側方に設けられた絶縁層12と、当該半導体構成体4の上方及び側方の絶縁層12上に設けられた再配線層17とを有している。また、当該半導体構成体4の側方には絶縁層12と中間導体層11の積層部が設けられていると共に、当該外部接続用電極5と同一の層に導体層13が設けられ、且つ当該導体層13及び各中間導体層11は、同軸上に複数段積み上げられたスタックドビア構造のめっき接続層間ビア20でそれぞれ接続されている。
尚、図1中、2は支持体1の表裏に形成された導体層、6は半導体構成体4を構成する封止材、7は同じく半導体構成体4を構成するシリコンである。
次に、本発明半導体装置の製造方法の実施の形態を図2〜図17を用いて説明する。
まず、図2(a)に示すように、半導体構成体4を支える支持体1となる絶縁層1aの上下両面に導体層2を備えた基板を用意する。尚、前記基板は、多層基板でも構わない。
次に、図2(b)に示すように、前記基板の上下両面のエッチングをしない箇所をエッチングレジスト3aで覆う。尚、前記エッチングレジスト3aは、ドライフィルム又はインキでも構わない。
次に、図2(c)に示すように、回路形成を行い、その後、エッチングレジスト3aを剥離し、図3(d)に示すように、ビア形成用のウインドウ21を設けた状態とする。
次に、図3(e)に示すように、前記ウインドウ21があけられた箇所にレーザ加工装置等を用いて非貫通穴25をあける。
次に、ホールクリーニング等の化学処理、無電解銅めっき処理、電解銅めっき処理の順で実施して、図3(f)に示すようなめっき層2aを設けた状態とする。
次に、図4(g)に示すように、エッチングをしない箇所をエッチングレジスト3bで覆った後、回路形成を行い(図4(h)参照)、次いで、エッチングレジスト3bを剥離することによって、めっき接続層間ビア20を備えた図4(k)に示す基板を得る。
次に、図5(m)に示すように、当該基板に接着層8を介して半導体構成体4を搭載し、図5(n)に示すような構造体P2を得る。
次に、図5(q)に示すように、当て板としてのキャリア10に、中間導体層11となる金属箔としての銅箔11aを積層後剥離可能な状態で張り合わせてあるキャリア付銅箔9と、絶縁層12をパンチングプレス機等を用いてパンチングして半導体構成体4に対応した部分に開口部、すなわち前記半導体構成体4にはめ込む窓抜きをした後、前記構造体P2にレイアップし、真空積層プレス機等を用いて積層を行い、図6(r)に示すような状態とする。すなわち、当該積層により、絶縁層12からフローした樹脂が半導体構成体4の側面と上面を被覆する結果、半導体構成体4はその上方及び側方に形成された絶縁層12より取り囲まれた状態となる。
ここで、半導体構成体4よりも低い段階の積層工程においては、図5(q)に示すように、半導体構成体4よりも上面位置が高くなる厚さを有するキャリア10を用いて積層するのが、半導体構成体4に必要以上の圧力(負荷)を掛けずに積層できるため好ましい。また、当該キャリア10の種類としては、積層後に剥離可能であれば、銅、アルミニウム、ニッケル等の金属箔や、熱、光等を当てることによって剥離する樹脂のいずれを用いても構わない。更に、金属箔の代わりに樹脂付金属箔(例えば、樹脂付銅箔)を用いることも可能である。
但し、半導体構成体4に対応した開口部を設ける際に、加工精度、位置合わせ精度、搬送の容易性、等の点から、当て板と金属箔、又は当て板とRCCが積層後剥離可能な状態で張り合わせてあるものが望ましい。
次に、図6(s)に示すように、前記キャリア10を剥離後、図6(t)に示すように、エッチングをしない箇所をエッチングレジスト3cで覆った後、図7(u)に示すように、回路形成を行い、その後、エッチングレジスト3cを剥離して、図7(v)に示すように、中間導体層11とビア形成用のウインドウ22を設けた状態とする。
次に、図7(w)に示すように、前記ウインドウ22があけられた箇所にレーザ加工装置等を用いて非貫通穴26をあけ、ホールクリーニング等の化学処理、無電解銅めっき処理の順で実施した後、図8(x)に示すように、めっきレジスト3dを設ける。
次に、図8(y)に示すように、電解銅めっき処理を実施した後、めっきレジスト3dを剥離することによって、図8(z)に示すようなめっき層2bを設けた状態とする。
次に、図9(Aa)に示すように、エッチングをしない箇所をエッチングレジスト3eで覆った後、図9(Ab)に示すように、回路形成を行い、その後、エッチングレジスト3eを剥離して、めっき接続層間ビア20を備えた図9(Ac)に示すような状態とする。
次に、図10(Ad)に示すように、絶縁層14及び導体層13となる金属箔としての銅箔13aをパンチングプレス機等を用いてパンチングして半導体構成体4に対応した部分に開口部、すなわち前記半導体構成体4にはめ込む窓抜きをした後レイアップし、真空積層プレス機等を用いて積層プレスを行い、図10(Ae)に示すような状態とする。
次に、図10(Af)に示すように、エッチングをしない箇所をエッチングレジスト3fで覆った後、図11(Ag)に示すように、回路形成を行い、その後、エッチングレジスト3fを剥離して、図11(Ah)に示すように、外部接続用電極5と同一の層に導体層13とビア形成用のウインドウ23を設けた状態とする。
次に、図11(Ak)に示すように、前記ウインドウ23があけられた箇所にレーザ加工装置等を用いて非貫通穴27をあけ、ホールクリーニング等の化学処理、無電解銅めっき処理の順で実施した後、図12(Am)に示すように、めっきレジスト3gを設ける。
次に、図12(An)に示すように、電解銅めっき処理を実施した後、めっきレジスト3gを剥離することによって、図12(Aq)に示すようなめっき層2cを設けた状態とする。
次に、図13(Ar)に示すように、エッチングをしない箇所をエッチングレジスト3hで覆った後、図13(As)に示すように、回路形成を行い、その後、エッチングレジスト3hを剥離して、めっき接続層間ビア20を備えた図13(At)に示すような構造体P3を得る。
次に、図14(Au)に示すように、前記構造体P3の表裏に絶縁層16及び導体層15となる金属箔としての銅箔15aをレイアップし、真空積層プレス機等を用いて積層プレスを行い、図14(Av)に示すような状態とする。
次に、図14(Aw)に示すように、エッチングをしない箇所をエッチングレジスト3kで覆った後、図15(Ax)に示すように、回路形成を行い、その後、エッチングレジスト3kを剥離して、図15(Ay)に示すように、導体層15とビア形成用のウインドウ24を設けた状態とする。
次に、図15(Az)に示すように、前記ウインドウ24があけられた箇所にレーザ加工装置等を用いて非貫通穴をあけ、ホールクリーニング等の化学処理、無電解銅めっき処理、電解銅めっき処理の順で実施して、図16(Ba)に示すようなめっき層2dを設けた状態とする。
次に、図16(Bb)に示すように、エッチングをしない箇所をエッチングレジスト3mで覆った後、図16(Bc)に示すように、回路形成を行い、次いで、図17(Bd)に示すようにエッチングレジスト3mを剥離した後、ソルダーレジスト3nを形成することによって、再配線層17とスタックドビア構造のめっき接続層間ビア20を備えた図17(Be)の半導体装置P1を得る。
上記の実施の形態により説明した本発明の特徴として下記の4つが挙げられる。
先ず、本発明1つ目の特徴は、半導体構成体4を支える支持体1上に絶縁層12と銅箔11aを積層することによって、当該半導体構成体4の側方に絶縁層12と中間導体層11を形成すると共に当該半導体構成体4の側面を当該絶縁層12からフローした樹脂で被覆するようにし、更に、少なくとも外部接続用電極5と同一の層に導体層13を形成するようにしたところにある。
これにより、従来の半導体装置では形成できなかった、半導体構成体4の側面近傍と、外部接続用電極5と同一の層に導体層13が設けることも可能となるため、半導体装置の小型化及び高密度配線化を図ることができる。
本発明の2つ目の特徴は、層間接続用のビアとして、めっき接続層間ビア20を用いることでビアの小径化を図ることにある。
一般的に、図19に示したような導電ペースト充填ビアの径は100μm程度であるのに対し、めっき接続層間ビアの径は50μmとなる。
これにより、設けるビアの径は約2分の1程度となるため、半導体構成体周辺に設けるビアをより狭ピッチ化することができ、以って、高密度配線化が可能となると共に、半導体装置全体を小型化することができる。
また、上記めっき接続層間ビア20が、同軸上に少なくとも2段以上積み上げられたスタックドビア構造である場合には、更なる高密度配線化が可能となる。
本発明の3つ目の特徴は、図19に示したような導電ペースト充填ビア220を設けた複数基板の一括積層ではなく、めっき接続層間ビア20を設ける逐次積層を用いたことで、位置合わせ精度が向上することにある。
導電ペースト充填ビア220を設けた複数基板の一括積層の場合、位置合わせ精度の関係から、通常ビア径に加えて±50μm程度のアニュラリング(ズレ見込み量)が必要となり、構成する層数分だけこのアニュラリングが積算され、構成する層数が多くなるほどアニュラリングの合計数も多くなるが、めっき接続層間ビア20を設ける逐次積層の場合、非貫通穴を形成するためのターゲットマークが各層毎にあるため、アニュラリングが各層毎に加算されることなく、結果として位置合わせ精度が向上する。
本発明の4つ目の特徴は、内蔵する半導体構成体4が周囲より突出した状態での積層工程では、半導体構成体4に対応した開口部を有する当て板(キャリア10)を介して積層することにある。
これにより、当該半導体構成体4に必要以上の積層圧力が加わらないため、当該半導体構成体4が損傷または破壊されてしまうのを防止できる。
尚、本発明を説明するに当たって、上記の実施の形態を例として説明したが、本発明の構成はこれらの限りでなく、また、これらの例により何ら制限されるものではなく、本発明の範囲内で種々の変更が可能である。
1,209:支持体
1a,12,14,16,112,212:絶縁層
2,13,15,202:導体層
2a,2b,2c,2d:めっき層
3a,3b,3c,3e,3f,3h,3k,3m:エッチングレジスト
3d,3g:めっきレジスト
4:半導体構成体
5:外部接続用電極
6:封止材
7:シリコン
8:接着層
9:キャリア付銅箔
10:キャリア
11:中間導体層
11a,13a,15a:銅箔
17,217:再配線層
20:めっき接続層間ビア
21〜24:ウインドウ
25〜28:非貫通穴
120:貫通スルーホール
220:導電ペースト充填ビア
3n:ソルダーレジスト
P2,P3:構造体
P1,P101,P201,P205:半導体装置
1a,12,14,16,112,212:絶縁層
2,13,15,202:導体層
2a,2b,2c,2d:めっき層
3a,3b,3c,3e,3f,3h,3k,3m:エッチングレジスト
3d,3g:めっきレジスト
4:半導体構成体
5:外部接続用電極
6:封止材
7:シリコン
8:接着層
9:キャリア付銅箔
10:キャリア
11:中間導体層
11a,13a,15a:銅箔
17,217:再配線層
20:めっき接続層間ビア
21〜24:ウインドウ
25〜28:非貫通穴
120:貫通スルーホール
220:導電ペースト充填ビア
3n:ソルダーレジスト
P2,P3:構造体
P1,P101,P201,P205:半導体装置
Claims (6)
- 上面に複数の外部接続用電極を有する半導体構成体と、当該半導体構成体を支える支持体と、当該半導体構成体の上方及び側方に設けられた絶縁層と、当該半導体構成体の上方及び側方の絶縁層上に設けられた再配線層とを有する半導体装置であって、当該半導体構成体の側方に絶縁層と中間導体層の積層部が設けられていると共に、少なくとも当該外部接続用電極と同一の層に導体層が設けられていることを特徴とする半導体装置。
- 前記外部接続用電極と同一の層に設けられた導体層及び各中間導体層が、それぞれめっき接続層間ビアで層間接続されていることを特徴とする請求項1記載の半導体装置。
- 前記めっき接続層間ビアが、同軸上に少なくとも2段以上積み上げられたスタックドビア構造となっていることを特徴とする請求項2記載の半導体装置。
- 上面に複数の外部接続用電極を有する半導体構成体と、当該半導体構成体を支える支持体と、当該半導体構成体の上方及び側方に設けられた絶縁層と、当該半導体構成体の上方及び側方の絶縁層上に設けられた再配線層とを有する半導体装置の製造方法であって、少なくとも、半導体構成体を支える支持体をなす基板上に半導体構成体を搭載する工程と、当該基板上に絶縁層と金属箔を積層して、当該半導体構成体の側方に絶縁層と中間導体層の積層部を設けると共に当該半導体構成体の上面及び側面を当該絶縁層からフローした樹脂で被覆する工程と、当該中間導体層上に絶縁層と金属箔を積層して、当該外部接続用電極と同一の層に導体層を設ける工程とを有することを特徴とする半導体装置の製造方法。
- 更に、めっき接続層間ビアを形成し、前記外部接続用電極と同一の層に設けられた導体層及び各中間導体層をそれぞれ層間接続する工程を有することを特徴とする請求項4記載の半導体装置の製造方法。
- 前記絶縁層と中間導体層の積層部を設ける工程が、半導体構成体に対応した部分に開口部を有するキャリア付金属箔と絶縁層を積層する工程から成り、且つ、当該半導体構成体よりも上面位置が高くなる厚さを有するキャリアを用いて積層することを特徴とする請求項4又は5記載の半導体装置の製造方法。
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JP2007052659A JP2008218635A (ja) | 2007-03-02 | 2007-03-02 | 半導体装置及びその製造方法 |
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JP2007052659A Pending JP2008218635A (ja) | 2007-03-02 | 2007-03-02 | 半導体装置及びその製造方法 |
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-
2007
- 2007-03-02 JP JP2007052659A patent/JP2008218635A/ja active Pending
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