JP2008196999A - 半導体装置 - Google Patents

Abstract

【課題】ゲーティッドクロックが用いられている半導体装置の効率の良いスキャンテストを実現する。
【解決手段】本発明の半導体装置は、スキャンシフト制御端子に第１のスキャンシフトイネーブル信号（ＳＳＥ１）が入力され、クロック入力端子に所定のクロック信号（Ｃｌｏｃｋ）が入力される第１のスキャンパス用ＦＦ（ｕ０、ｕ１）と、スキャンシフト制御端子に第２のスキャンシフトイネーブル信号（ＳＳＥ２）が入力され、クロック入力端子にＣｌｏｃｋが入力されるゲーティッドクロックセル（ｕ４）と、スキャンシフト制御端子にＳＳＥ１が入力され、クロック入力端子にｕ４からの出力信号（ＧＣ）が入力される第２のスキャンパス用ＦＦ（ｕ２、ｕ３）を有する。
【選択図】図１

Description

本発明は、論理回路のスキャンテストに用いられるスキャンパス用フリップフロップおよびゲーティッドクロックセルを有する半導体装置に関する。

半導体装置にスキャンテストを実装するためには、順序回路をスキャン可能なセル（例えば、「非特許文献１」を参照。）に置き換える必要がある。スキャン可能であるためには、スキャンシフト状態においてクロック信号が常に供給可能でなければならない。ところで、従来の半導体装置の順序回路には、クロックイネーブル信号によって、クロック信号が供給されたり、供給されなかったりするゲーティッドクロック信号が存在する。これらのゲーティッドクロック信号で動作している順序回路もスキャン化した方が故障検出率は格段に向上する（例えば、「特許文献１」を参照。）。そのため、従来の半導体装置では、スキャンシフト状態において、ゲーティッドクロック信号が常に供給されるよう、クロックイネーブル信号とスキャンシフトイネーブル信号との論理和をとってゲーティッドクロック信号が接続されていた順序回路に入力していた。こうすることにより、スキャンシフト状態でゲーティッドクロック信号はイネーブル状態になり、ゲーティッドクロック信号が接続されていた順序回路もスキャン化することができるようになる。そして、キャプチャクロックにより、ゲーティッドクロック信号が接続されていた順序回路の値が更新されればクロックイネーブルが機能した事が確認できる。

しかしながら、従来の半導体装置では、ゲーティッドクロック信号がイネーブル状態になるか、ディセーブル状態になるかは、スキャンパターン生成時の偶発的な要因により決定されていた。このため、ゲーティッドクロック信号が稀にしかイネーブル状態にならないことがあるという問題があった。すなわち、ゲーティッドクロック信号が接続されている順序回路は稀にしか値を取り込むことができず、これらの順序回路の入力を生成している組み合わせ回路の検証には、膨大な数のスキャンパターンが必要になるという問題があった。
特開平８−１０５９４１号公報 「ＬＳＩのテストのためのＬＳＩ内部回路」特許庁ホームページ（資料室（その他参考情報）＞標準技術集（電気-１３年度））http://www.jpo.go.jp/shiryou/s_sonota/hyoujun_gijutsu/lsi_test/tt1403_lsi-test.htm

本発明は、ゲーティッドクロックが用いられている論理回路のスキャンテストを効率よく実行することができる半導体装置を提供する。

本発明の一態様によれば、スキャンシフト制御端子に第１のスキャンシフトイネーブル信号が入力され、クロック入力端子に所定のクロック信号が入力される第１のスキャンパス用フリップフロップと、スキャンシフト制御端子に第２のスキャンシフトイネーブル信号が入力され、クロック入力端子に前記クロック信号が入力されるゲーティッドクロックセルと、スキャンシフト制御端子に前記第１のスキャンシフトイネーブル信号が入力され、クロック入力端子に前記ゲーティッドクロックセルからの出力信号が入力される第２のスキャンパス用フリップフロップを有することを特徴とする半導体装置が提供される。

本発明によれば、ゲーティッドクロックが接続されている順序回路へのキャプチャクロックをスキャンパターンに関わりなく制御できるので、スキャンテストを効率よく実行することができ、故障検出率を大幅に向上させることができる。

以下、図面を参照しながら、本発明の実施例を説明する。

図１は、本発明の実施例１に係わる半導体装置を示す回路ブロック図である。ここでは、主に、スキャンテストにかかわる部分を示した。また、一例として、マルチプレクサインプットスキャンパス用フリップフロップ（以下、「ＭＳ-ＦＦ」という。）とゲーティッドクロックセルを用いた構成を示した。

本発明の実施例１に係わる半導体装置は、スキャンテストの対象となる組み合わせ回路１１、スキャンパターン入力用の２つのＭＳ-ＦＦ（以下、「ｕ０およびｕ１」という。）、ゲーティッドクロックセル（以下、「ｕ４」という。）、および演算結果出力用の２つのＭＳ-ＦＦ（以下、「ｕ２およびｕ３」という。）を備えている。

ｕ０およびｕ１のクロック入力端子（ＣＫ）にはシステムのクロック信号（Ｃｌｏｃｋ）が入力され、スキャンシフト制御端子（ＳＳＥ）には第１のスキャンシフトイネーブル信号（ＳＳＥ１）が入力され、ｕ０およびｕ１の出力（Ｑ）は組み合わせ回路１１へ供給されている。

ｕ４のデータ入力端子には組み合わせ回路１１からのクロックイネーブル信号（ＣＥ）が入力され、スキャンシフト制御端子には第２のスキャンシフトイネーブル信号（ＳＳＥ２）が入力され、クロック入力端子にはＣｌｏｃｋが入力され、ｕ４の出力はゲーティッドクロック信号（ＧＣ）としてｕ２およびｕ３のクロック入力端子（ＣＫ）へ供給されている。

ｕ２およびｕ３のスキャンシフト制御端子（ＳＳＥ）にはＳＳＥ１が入力され、データ入力端子（Ｄ）には組み合わせ回路１１からの出力が入力されている。

ｕ０〜ｕ３のスキャンデータ入力端子（ＳＩ）およびスキャンデータ出力端子（ＳＯ）はカスケード接続され、スキャンパスが形成されている。すなわち、ｕ０のＳＩにはスキャンパターンがシリアルに入力されるスキャンイン信号（ＳｃａｎＩｎ）が接続され、ｕ０のＳＯはｕ１のＳＩに接続され、ｕ１のＳＯはｕ２のＳＩに接続され、ｕ２のＳＯはｕ３のＳＩに接続され、ｕ３のＳＯはスキャンテストの結果をシリアルに出力するスキャンアウト信号（ＳｃａｎＯｕｔ）として出力されている。

組み合わせ回路１１は、スキャンテストの対象となる論理回路で、スキャンテスト時にはｕ０およびｕ１からスキャンパターンが供給され、その論理演算の結果をｕ２〜ｕ４へ出力する。

ｕ４は、図１に示したように、ＣＥとＳＳＥ２の論理和を演算するＯＲ回路１２、およびＣｌｏｃｋで同期をとるためのＤ-ラッチ１３とＡＮＤ回路１４を備えている。ＯＲ回路１２の第１の入力はｕ４のデータ入力端子に接続され、ＯＲ回路１２の第２の入力はｕ４のスキャンシフト制御端子に接続され、ＯＲ回路１２の出力はＤ-ラッチ１３のデータ入力（Ｄ）に接続され、Ｄ-ラッチ１３のクロック入力（ＣＫ）はｕ４のクロック入力端子に接続され、Ｄ-ラッチ１３の出力（Ｑ）はＡＮＤ回路１４の第１の入力に接続され、ＡＮＤ回路１４の第２の入力はｕ４のクロック入力端子に接続され、ＡＮＤ回路１４の出力はｕ４の出力端子に接続されている。

図２は、本発明の実施例１に係わる半導体装置におけるＭＳ-ＦＦ（ｕ０〜ｕ３）を示す回路図である。
本発明の実施例１に係わる半導体装置におけるＭＳ-ＦＦは、ＳＳＥによってＤまたはＳＩを選択するセレクタ１５、およびセレクタ１５からの出力信号をＣＫに同期してＱおよびＳＯに出力するＤ-ラッチ１６を備えている。

セレクタ１５の第１の入力はＭＳ-ＦＦのデータ入力端子（Ｄ）に接続され、第２の入力はＭＳ-ＦＦのスキャンデータ入力端子（ＳＩ）に接続され、制御入力はＭＳ-ＦＦのスキャンシフト制御端子（ＳＳＥ）に接続され、セレクタ１５の出力はＤ-ラッチ１６のデータ入力（Ｄ）に接続され、Ｄ-ラッチ１６のクロック入力（ＣＫ）はＭＳ-ＦＦのクロック入力端子（ＣＫ）に接続され、Ｄ-ラッチ１６の出力（Ｑ）はＭＳ-ＦＦのデータ出力端子（Ｑ）およびスキャンデータ出力端子（ＳＯ）に接続されている。

次に、上述した構成を持つ半導体装置のスキャンテストにおける動作について説明する。
図３および図４は、本発明の実施例１に係わる半導体装置のスキャンテストにおける動作を説明するための波形図である。ここでは、主に、ｕ０〜ｕ４の動作にかかわる部分を示した。また、ＳＳＥ１およびＳＳＥ２の波形は正論理で記述されている。すなわち、“Ｈ”が論理値“１”に対応し、“Ｌ”が論理値“０”に対応している。

図３は、ＳＳＥ１とＳＳＥ２に同じ波形が入力され、キャプチャ時に組み合わせ回路１１からＣＥが出力されたときにｕ４がＧＣを出力する場合（以下、この場合を「第１の動作」という。）を示している。

一方、図４は、ＳＳＥ１とＳＳＥ２に異なる波形が入力され、キャプチャ時に組み合わせ回路１１が出力するＣＥには関わりなく常にｕ４がＧＣを出力する場合（以下、この場合を「第２の動作」という。）を示している。

本発明の実施例１に係わる半導体装置のスキャンテストにおける動作は、ＳｃａｎＩｎからのスキャンパターンがＣｌｏｃｋに同期してｕ０およびｕ１にシリアルに入力される第１のスキャンシフト状態（Ｓｃａｎ Ｉｎ）と、ｕ０およびｕ１によって組み合わせ回路１１にスキャンパターンが供給され、組み合わせ回路１１の出力がｕ２〜ｕ４に供給されるキャプチャ状態（Ｃａｐｔｕｒｅ）と、ＧＣによって組み合わせ回路１１からの出力をｕ２およびｕ３に取り込んで、Ｃｌｏｃｋに同期してＳｃａｎＯｕｔからテスト結果をシリアルに出力する第２のスキャンシフト状態（Ｓｃａｎ Ｏｕｔ）の３つのステージを備えている。

第１および第２のスキャンシフト状態では、図３および図４に示したように、Ｃｌｏｃｋ、ＳＳＥ１、およびＳＳＥ２の波形はそれぞれ同等であり、第１の動作と第２の動作は同様である。

第１のスキャンシフト状態では、ＳＳＥ１が“Ｈ”であるので、ＳｃａｎＩｎからスキャンパターンがＣｌｏｃｋに同期してシリアルにスキャンパスを介してｕ０およびｕ１に取り込まれる。同様に、第２のスキャンシフト状態では、演算結果がｕ２およびｕ３からＳｃａｎＯｕｔへ出力される。

第１の動作と第２の動作で異なるのは、キャプチャ状態でのＳＳＥ２の波形とそれに対応した動作である。すなわち、第１の動作でのキャプチャ状態ではＳＳＥ２はＳＳＥ１と同様に“Ｌ”であり、第２の動作でのキャプチャ状態ではＳＳＥ１が“Ｌ”、ＳＳＥ２が“Ｈ”となっている。

このため、第１の動作では、キャプチャ状態においてＳＳＥ２が“Ｌ”となっているので、ＣＥに対応したキャプチャクロックがＧＣに出力される。ＣＥはｕ０およびｕ１から入力されたスキャンパターンに対応して生成される組み合わせ回路の演算結果なので、スキャンパターンによってはＧＣが必ずしも出力されるとは限らない。

したがって、ＣＥが生成されないスキャンパターンでは、組み合わせ回路の演算結果はｕ２およびｕ３には取り込まれず、この場合、組み合わせ回路の故障検出はできない。

一方、第２の動作では、キャプチャ状態においてもＳＳＥ２が“Ｈ”を保持しているので、ＣｌｏｃｋがそのままＧＣとして出力される。したがって、組み合わせ回路の演算結果はスキャンパターンに関わりなく常にｕ２およびｕ３に取り込まれ、第２のスキャンシフト状態で、Ｃｌｏｃｋに同期してシリアルにＳｃａｎＯｕｔへ出力される。

この場合、ＣＥの生成に関わる組み合わせ回路の故障検出はできないが、スキャンパターンによって第１の動作と第２の動作を適宜組み合わせることで少ない数のスキャンパターンで高い故障検出率を実現することができる。

上記実施例１によれば、キャプチャ状態でのＳＳＥ２を“Ｈ”固定にすることでＧＣが接続されているｕ２およびｕ３へのキャプチャクロックをスキャンパターンに関わりなく常に出力できるので、スキャンテストを効率よく実行することができ、故障検出率を大幅に向上させることができる。

図５は、本発明の実施例２に係わる半導体装置を示す回路ブロック図である。ここでは、主に、スキャンテストにかかわる部分を示した。また、一例として、ＭＳ-ＦＦとゲーティッドクロックセルを用いた構成を示した。

本発明の実施例２に係わる半導体装置は、スキャンテストの対象となる組み合わせ回路１１、スキャンパターン入力用の２つのＭＳ-ＦＦ（ｕ０およびｕ１）、ゲーティッドクロックセル（ｕ４）、演算結果出力用の２つのＭＳ-ＦＦ（ｕ２およびｕ３）、および第２のスキャンシフトイネーブル信号（ＳＳＥ２）を生成するＯＲ回路２１を備えている。

ＯＲ回路２１とその接続を除いて、各構成部分の回路構成、機能、およびそれらの回路接続は実施例１と同様であるので、実施例１と同じ符号を使用し詳しい説明は省略する。

ＯＲ回路２１の第１の入力には第１のスキャンシフトイネーブル信号（ＳＳＥ１）が入力され、第２の入力にはテストモード選択信号（ＭＳ）が入力され、ＯＲ回路２１の出力は第２のスキャンシフトイネーブル信号（ＳＳＥ２）としてｕ４のスキャンシフト逝去端子へ供給されている。

したがって、ＭＳが“Ｌ”の場合には、実施例１の図３と同様に、ＳＳＥ２にはＳＳＥ１と同等の信号が出力され、半導体装置ハは実施例１で述べた第１の動作をする。同様に、ＭＳが“Ｈ”の場合には、実施例１の図４と同様に、ＳＳＥ２は“Ｈ”に保持され、半導体装置は実施例１で述べた第２の動作をする。

すなわち、ＭＳを入力されるスキャンパターンに応じて適宜制御することで、組み合わせ回路１１のクロックイネーブル信号（ＣＥ）を生成する部分とｕ２およびｕ３へ演算結果を出力する部分とを分離して故障検出することができる。

上述の構成を持つ発明の名称の動作については、ＳＳＥ２の生成を除いて、実施例１と同様であるので詳しい説明は省略する。

上記実施例２によれば、実施例１と同様の効果を得られるばかりでなく、簡単な回路構成で半導体装置の効率の良いスキャンテストを実現することができる。

上述の実施例１および２では、説明のためにＭＳ-ＦＦは入力用が２つ（ｕ０およびｕ１）、出力用が２つ（ｕ２およびｕ３）であるとしたが、本発明はこれに限られるものではなく、スキャンパス上にさらに多くのＭＳ-ＦＦが存在する場合でも原理的には適用可能である。

また、上述の実施例１および２では、ゲーティッドクロックセル（ｕ４）の出力ＧＣは出力用のＭＳ-ＦＦ（ｕ２およびｕ３）を制御するとしたが、本発明はこれに限られるものではなく、ゲーティッドクロック信号が入力されている任意の順序回路に同様に適用することができる。

さらに、上述の実施例１および２では、１つのゲーティッドクロックセル（ｕ４）が出力するＧＣがｕ２およびｕ３を制御するとしたが、本発明はこれに限られるものではなく、例えば、複数のゲーティッドクロックセルがそれぞれ異なるＭＳ-ＦＦを制御しているようなより複雑な順序回路への適用も可能である。この場合、実施例２で述べたテストモード選択信号（ＭＳ）を複数のゲーティッドクロックセルに対応させて複数ビットとすることで、より効率よく組み合わせ回路１１のスキャンテストを行うことができる。

さらに、上述の実施例１および２では、Ｃｌｏｃｋは単相であるとしたが、本発明はこれに限られるものではなく、多相クロックを用いた半導体装置に容易に拡張することができる。

さらに、上述の実施例１および２では、ＭＳ-ＦＦはセレクタ１５およびＤ-ラッチ１６とで構成されるとしたが、本発明はこれに限られるものではなく、より複雑な構成のスキャンバス用フリップフロップに対しても原理的には適用可能である。

本発明の実施例１に係わる半導体装置を示す回路ブロック図。 本発明の実施例１に係わる半導体装置におけるマルチプレクサインプットスキャンパス用フリップフロップ（ＭＳ-ＦＦ）を示す回路図。 本発明の実施例１に係わる半導体装置のスキャンテストにおける第１の動作を説明するための波形図。 本発明の実施例１に係わる半導体装置のスキャンテストにおける第２の動作を説明するための波形図。 本発明の実施例２に係わる半導体装置を示す回路ブロック図。

符号の説明

１１ 組み合わせ回路
ｕ０〜ｕ３ マルチプレクサインプットスキャンパス用フリップフロップ（ＭＳ-ＦＦ）
ｕ４ ゲーティッドクロックセル
ＳＳＥ１、ＳＳＥ２ スキャンシフトイネーブル信号
Ｃｌｏｃｋクロック信号
ＣＥ クロックイネーブル信号
ＧＣ ゲーティッドクロック信号

Claims (5)

1. スキャンシフト制御端子に第１のスキャンシフトイネーブル信号が入力され、クロック入力端子に所定のクロック信号が入力される第１のスキャンパス用フリップフロップと、
   スキャンシフト制御端子に第２のスキャンシフトイネーブル信号が入力され、クロック入力端子に前記クロック信号が入力されるゲーティッドクロックセルと、
   スキャンシフト制御端子に前記第１のスキャンシフトイネーブル信号が入力され、クロック入力端子に前記ゲーティッドクロックセルからの出力信号が入力される第２のスキャンパス用フリップフロップを有することを特徴とする半導体装置。
2. 前記ゲーティッドクロックセルは、前記第２のスキャンシフトイネーブル信号に基づいて前記クロック信号に同期して取り込んだ前記組み合わせ回路からの第１の出力信号を前記第２のスキャンパス用フリップフロップへ供給することを特徴とする請求項１に記載の半導体装置。
3. 前記第１のスキャンパス用フリップフロップは、前記第１のスキャンシフトイネーブル信号に基づいて、前記クロック信号に同期してスキャンパスを介して入力されたテストデータを組み合わせ回路へ供給し、
   前記第２のスキャンパス用フリップフロップは、前記第１のスキャンシフトイネーブル信号に基づいて、前記ゲーティッドクロックセルからの出力信号に同期して前記組み合わせ回路から取り込んだ第２の出力信号を前記スキャンパスを介して出力することを特徴とする請求項２に記載の半導体装置。
4. 前記第２のスキャンシフトイネーブル信号は、第１の動作モード時に前記第１のスキャンシフトイネーブル信号と同等であり、第２の動作モード時に固定値であることを特徴とする請求項１に記載の半導体装置。
5. 前記第２のスキャンシフトイネーブル信号は、前記第１のスキャンシフトイネーブル信号と前記第２の動作モードを示すモード選択信号との論理和で生成されることを特徴とする請求項４に記載の半導体装置。

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