JP2008182246A

JP2008182246A - 取扱い損傷を減少させた集積回路モジュールの構造

Info

Publication number: JP2008182246A
Application number: JP2008015165A
Authority: JP
Inventors: Seichu Park; 星柱朴; Ki-Hyun Ko; 基顯高; Young Yun; 永尹; Soo-Kyung Kim; 秀 ▲キュン▼ 金
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 2007-01-25
Filing date: 2008-01-25
Publication date: 2008-08-07
Also published as: US8399301B2; KR100834826B1; CN101232009A; US7919841B2; US20110165736A1; CN101232009B; US20110163418A1; US20080179649A1

Abstract

【課題】取扱い損傷を減らすと共に最小化し得る集積回路モジュールの構造を提供する。
【解決手段】集積回路モジュールの構造において、少なくとも一方の表面に第１方向に設定された搭載長さ及び第２方向に設定された搭載幅を有する搭載領域の形成されたワイヤリングボードと、前記ワイヤリングボードの前記搭載領域内に搭載され、前記第１方向に互いに離隔された複数の集積回路パッケージと、前記集積回路パッケージの間に離隔された領域のうちのいずれか一つに配置され、前記集積回路パッケージのうち設定された最後番目の集積回路パッケージの出力と連結された終端抵抗部と、を備える。
【選択図】図２

Description

本発明は、ダイナミックランダムアクセスメモリなどのような半導体素子をワイヤリングボード上に搭載する集積回路モジュールに係り、特に集積回路モジュールに導体素子と共に搭載される終端抵抗の配置に関する。

一般に、携帯用端末機及び個人用コンピュータなどの進歩に伴い、主メモリとして機能するダイナミックランダムアクセスメモリも高速化及び高容量化されている。個人用コンピュータなどのメインメモリとして機能するメモリモジュールはカプセル化されたメモリチップが印刷回路基板などのワイヤリングボード上に複数に搭載された形態である。

メモリモジュールの構成例は特許文献１または特許文献２に記載されている。そのようなメモリモジュールにおける動作速度はデータ入出力とコマンド／アドレス信号の動作周波数により決定される。通常の場合に、メモリ装置におけるコマンドとアドレス信号とはデータ入出力に比べ多くのローディングを有するので、採用している信号線の構造により最大動作周波数が決定される。

メモリの動作速度が日々に増加するに従い、メモリモジュールを構成する信号線のトポロジは高速動作に適合するように変化してきた。最近、頻繁に論議されている一層進歩した形態はデイジーチェーン(daisy-chain)形態のチャンネルを構成し、ショートスタブ(short-stub)を通じてそれぞれのローディングに連結されるフライバイ(fly-by)形態の連結である。この場合に終端抵抗を用いてインピーダンスマッチングを行うことにより信号線の電気的特性を改善させている。

図６はフライバイ構造のコマンド／アドレスラインの通常の連結構造を示す。単位信号線Ｌ１−Ｌ５のうち単位信号線Ｌ１から単位信号線Ｌ３までは順次連結され、単位信号線Ｌ３と単位信号線Ｌ４とはＤＲＡＭピン２０ａに連結された単位信号線Ｌ５を介して連結される。インピーダンスマッチングのために採用される終端抵抗Ｒｔｔは最後番目に位置したメモリ素子のピンと連結される。

図６に示したように、従来のエンドターミネーションを行うフライバイ（デイジーチェーン）構造においてはＤＲＡＭなどのローディングが順次連結され、信号線に終端抵抗を位置させている。この場合に終端抵抗がメモリモジュール上の外郭部分に位置する。このように外郭に幾つかの手動素子を配置する場合に外部衝撃に物理的に脆いという特性を有する。

図７及び図８は図６のフライバイ構造に従い具現した従来のＤＩＭＭ(double in-line memory module)構造を示したもので、メモリモジュールの側面エッジ部分に終端抵抗３０が搭載されている。図７及び図８を参照すると、複数のＤＲＡＭパッケージ２０−２８と終端抵抗部３０とがワイヤリングボード１０上に搭載されている。図８の矢印方向は図６のチャンネル連結構造を示したもので、図において最左側のＤＲＡＭパッケージ２０から最右側のＤＲＡＭパッケージ２８まで順次的な電気的連結がなされ、終端抵抗部３０はＤＲＡＭパッケージ２８のピンと連結される。ここで、ワイヤリングボード１０は四角のガラスエポキシ樹脂シートで作られ、電子的システムのマザーボードとの電気的接続のためのコネクタピンが図７の下部に図示されたように形成される。ＤＲＡＭチップのカプセル化されたＤＲＡＭパッケージ２０はその下部に配列された複数のリードまたはボールグリッドアレイ（ＢＧＡ）の接続ボールを介してワイヤリングボード１０にそれぞれ電気的に連結される。それぞれのＤＲＡＭパッケージ２０は図に図示したように、一定の幅と長さを有する。図７のメモリモジュールにおいて終端抵抗部３０の位置した部分１２の詳細は図９に示した通りである。

図６ないし図９に説明したように、終端抵抗をワイヤリングボード上に配置する場合に手動素子３２及び終端抵抗３０などのような素子はモジュールの最外郭部に位置する。従って、モジュールの組立、テスト及び取扱いのときにモジュールの外郭に位置した終端抵抗は物理的に非常に脆弱となる。さらに、設計意図から外れて終端抵抗が開放或いは短絡された場合にモジュールの動作及びモジュールを採用した電子的システムの動作は正常的に保証され難い。

つまり、従来の技術では集積回路モジュールにメモリ素子と共に搭載される終端抵抗部がメモリモジュールのエッジ部に配置される構造であったため、取扱い損傷によりモジュール信頼性が低下するという問題点があった。
米国特許第６，１３０，４７５号米国特許第６，８３９，７８６号米国特許第６，１６９，３２５号

そこで、本発明の目的は、従来の問題点を解決し得る集積回路モジュールの構造を提供することにある。
本発明の他の目的は、手動素子に対する取扱い損傷を減らすと共に最小化し得る集積回路モジュールの構造を提供することにある。
本発明のまた他の目的は、集積回路モジュールに搭載される終端抵抗の損傷を最小化または減らし得る集積回路モジュールの終端抵抗配置方法及び集積回路モジュール構造を提供することにある。
本発明のまた他の目的は、メモリモジュールの構成に必要な終端抵抗を取扱い損傷から自由になるようにすることができる改善された終端抵抗配置構造及びその終端抵抗配置方法を提供することにある。

このような目的を達成するために本発明の一実施形態による集積回路モジュールの構造は、少なくとも一方の表面に第１方向に設定された搭載長さ及び第２方向に設定された搭載幅を有する搭載領域の形成されたワイヤリングボードと、前記ワイヤリングボードの前記搭載領域内に搭載され、前記第１方向に互いに離隔された複数の集積回路パッケージと、前記集積回路パッケージの間に離隔された領域のうちのいずれか一つに配置され、前記集積回路パッケージのうちに設定された最後番目の集積回路パッケージの出力と連結された終端抵抗部と、を備える。

好ましくは、前記集積回路パッケージはそれぞれ揮発性メモリ素子、例えばＤＲＡＭであり、前記第１，２方向で互いに同一なディメンジョンを有し得る。また、前記ワイヤリングボードは多層印刷回路基板であり、前記集積回路モジュールはフライバイ形態の電気的連結構造を有し得る。

また、本発明の他の実施形態による、ワイヤリングボード上に複数のメモリ素子を搭載してメモリモジュールを構成する場合に前記メモリモジュールに必要な終端抵抗を配置する方法は、前記ワイヤリングボードのエッジ領域を除き前記メモリ素子間領域中の任意の領域に前記終端抵抗を配置する段階と、前記メモリ素子のうち設定された最後番目素子の出力に前記終端抵抗を電気的に連結する段階と、を備える。

上述のような本発明の集積回路モジュールの構造及び終端抵抗の配置方法によると、モジュールの終端抵抗部に加えられる外部の物理的な衝撃及び取扱い損傷が最小化または減少することにより、構成されたモジュールに対する動作信頼性を高めることができるという効果がある。

以下、本発明により取扱い損傷を減らした集積回路モジュールの構造に対する好ましい実施例が添付図を参照して説明される。そして、他の図面に表示されていても同一ないし類似な機能を有する構成要素は同一ないし類似の参照符号を付して説明する。
図１ないし図３は本発明による集積回路モジュールの構造を説明するために提示した図であり、図４及び図５は本発明の多様な実施例に従い具現された終端抵抗の配置を示す図である。

まず、本発明では集積回路モジュールの終端抵抗部に対する取扱い損傷を最小化または減少させるためにモジュールの外郭部を除いた内部領域、例えばメモリ素子の間に終端抵抗部を配置するのが特徴である。

図１及び図２を参照すると、集積回路モジュールの平面的搭載構造が示される。図面を参照すると、集積回路モジュールは、少なくとも一方の表面に第１方向（長手方向）に設定された搭載長さ及び第２方向（短い方の方向）に設定された搭載幅を有する搭載空間が形成されたワイヤリングボード１０と、複数の集積回路パッケージ２０−２８と、抵抗などのような複数の手動素子からなった終端抵抗部３３と、から構成される。

詳しくは、図２に示したように、少なくとも一方の表面に第１方向（長手方向）に設定された搭載長さ及び第２方向（幅方向）に設定された搭載幅を有する搭載領域が形成されたワイヤリングボード１０内で、複数の集積回路パッケージ２０−２８がワイヤリングボード１０の搭載領域内で第１方向に互いに離隔して配置される場合、集積回路パッケージ２０−２８間ごとに離隔された領域のうちのいずれか一つに配置され、集積回路パッケージのうち設定された最後番目の集積回路パッケージ（図２の参照符号２８）の出力と連結された終端抵抗部３３が図示される。つまり、終端抵抗部３３は空間的にはＤＲＡＭなどのような集積回路パッケージの間に配置されるが、電気的には相変わらず最後番目の集積回路パッケージ（図２の参照符号２８）の出力と連結される。

集積回路パッケージはそれぞれ揮発性メモリ素子、例えばＤＤＲＤＲＡＭであり、第１，２方向で互いに同一なディメンジョンを有し得る。また、ワイヤリングボードは多層印刷回路基板であり、集積回路モジュールはフライバイ形態の電気的連結構造を有する。

図１及び図２に示したように、終端抵抗などのような手動素子をメモリ素子の間に配置させる場合、手動素子は外部衝撃から最大限に隔離され、取扱い損傷から最大限に保護することができる。また、終端抵抗はメモリ素子のパッケージの段差よりも低いので、取扱いの際に物理的衝撃及び静電気から保護することができる。そこで、従来の“DRAM --> ... --> DRAM --> 終端抵抗”の配置構造から脱皮して、図２での矢印符号（ＬＷ）で示したように、“DRAM --> ... -->終端抵抗--> DRAM”に配置構造を変えると、従来の構造に比べて物理的に堅固になるが、反面、モジュールの配線が複雑になる。即ち、順次的に連結される従来の方式に比べて配線のための配線層がもっと必要になるが、本発明の実施例の場合には既存の配線に比べて配線層の増加なしに具現可能な配線方法を図３のように提示する。

図３には配線層の増加なしに図２のような電気的連結を可能にするための多層基板層の具現例が示される。６層構造のＰＣＢ構造を使用する１ランクモジュールの場合を示した図３を参照すると、レファレンス電源／接地層の二つを除き４個の信号層が使用されていることがわかる。ここでは既存の二つの内層で使用される配線に往復するラウンドトリップ(round-trip)配線を追加し、メモリ素子が配置されない６層に配線を追加する方法を示している。つまり、内層の場合に従来技術ではビア対ビア連結がワンウェイ方式にて具現されていたが、図３の場合にはビア対ビア連結がラウンドトリップ方式にて具現されている。つまり、多層印刷回路基板の内層はラウンドトリップ方式のビア対ビアで連結し、外層はビア対メモリ素子のピンで連結すると、配線層の増加を要求せずとも終端抵抗部をモジュールのエッジ部でなく内部領域に配置することができるようになる。

一方、モジュールの両面にメモリ素子が配置された場合（例：２ランク）にも、外層を往復する信号線の配線に使用し、既存内層信号線に追加に配置することにより、図２のような配線の具現が可能である。本発明の細部配線方法は通常の配線知識を有する範囲内で多様な方法により適用及び拡張可能である。
また、モジュールのピンアウト(pinout)が変更されたか或いは配線方向（例：左＞右、右＞左）が変更された場合にも、本発明の基本的技術思想を同様に適用することができる。

図４及び図５はモジュールのピンアウト及び配線方向に従う配置例とモジュールの種類に従う配置例が多様に図示される。メモリモジュールは多様なサイズ、ピンアウトを有するだけでなく、バッファ素子を使用するような構成オプションを有する。

図４のワイヤリングボード１０、１１はセンタエントリを有する場合であって、矢印符号ＬＷ１はモジュールの中央部を通じて始まり、メモリ素子２０−メモリ素子２７−メモリ素子２８−終端抵抗部３３を順次経る形態である。一方、矢印符号ＬＷ２はモジュールの中央部を通じて始まり、メモリ素子２８−メモリ素子２１−メモリ素子２０−終端抵抗部３３を順次経る形態である。ワイヤリングボード１２、１３は左側及び右側エントリをそれぞれ有する場合であって、矢印ＬＷ３はモジュールの左側部を通じて始まり、メモリ素子２０−メモリ素子２７−メモリ素子２８−終端抵抗部３３を順次経る形態である。一方、矢印符号ＬＷ４はモジュールの右側部を通じて始まり、メモリ素子２８−メモリ素子２１−メモリ素子２０−終端抵抗部３３を順次経る形態である。

図５のワイヤリングボード１４，１５，１６で示されたように、メモリ素子のほか、バッファ素子がモジュール上に配置されないアンバッファード（unbuffered）構造（ＵＤＩＭＭ）をはじめとして、レジスタ／ＰＬＬＩＣを有するregistered module（ＲＤＩＭＭ）、ＡＭＢ(Advanced Memory Buffer)を使用するFully buffered DIMM（ＦＢＤＩＭＭ）、及び小さいサイズのメモリモジュール(SoDIMM : Small outline DIMM)のような類似な配線構造を有する全種類のＤＩＭＭ構造に使用可能である。本発明の技術は同一信号線構造を有する全モジュールの配置及び配線に適用できるという特長がある。

上述したように、ワイヤリングボード上に複数のメモリ素子を搭載してメモリモジュールを構成する場合、ワイヤリングボードのエッジ領域を除きメモリ素子間の領域中の任意の領域に終端抵抗を配置し、メモリ素子のうち設定された最後番目素子の出力に終端抵抗を電気的に連結する場合、モジュールの終端抵抗部に加えられる外部の物理的な衝撃及び取扱い損傷が最小化または減少することにより、構成されたモジュールに対する信頼性が高まる。

一方、メモリ素子を平面的に離隔配置する場合のほか、制限された搭載スペース内にチップまたはパッケージを高密度に搭載する技術が必要となる。半導体集積回路パッケージに対する搭載（実装）密度を改善するための従来技術中の一つは、例えば２００１年１月２日付でアズマ(Azuma)他に特許された特許文献３に開示されている。この特許は高密度搭載及びワイヤリングボードの厚さ減少のため、支持リードを用いてワイヤリングボードのマウンティング表面に対しテープキャリヤパッケージを一定な角度に傾けるように搭載する技術を開示している。そのような従来技術の場合にもモジュールのエッジ領域を外れて内部領域に終端抵抗を配置する本発明の終端抵抗配置方法が適切な変更により適用することができる。

上述の説明では本発明の実施例に基づき説明したが、本発明の技術的思想の範囲内で本発明を多様に変形または変更できるのは本発明が属する分野の当業者には明らかなことである。例えば、事例の異なる場合に終端抵抗ばかりか、他のモジュール構成素子の位置も多様に変更できるのは勿論である。

本発明による集積回路モジュールの構造を説明するために提示された図である。本発明による集積回路モジュールの構造を説明するために提示された図である。本発明による集積回路モジュールの構造を説明するために提示された図である。本発明の多様な実施例に従い具現された終端抵抗の配置を示す図である。本発明の多様な実施例に従い具現された終端抵抗の配置を示す図である。通常の集積回路モジュールの構造を説明するために提示された図である。通常の集積回路モジュールの構造を説明するために提示された図である。通常の集積回路モジュールの構造を説明するために提示された図である。通常の集積回路モジュールの構造を説明するために提示された図である。

符号の説明

１０ワイヤリングボード
２０−２８集積回路パッケージ
３３終端抵抗部

Claims

集積回路モジュールの構造において、
少なくとも一方の表面に第１方向に設定された搭載長さ及び第２方向に設定された搭載幅を有する搭載領域の形成されたワイヤリングボードと、
前記ワイヤリングボードの前記搭載領域内に搭載され、前記第１方向に互いに離隔された複数の集積回路パッケージと、
前記集積回路パッケージの間に離隔された領域のうちのいずれか一つに配置され、前記集積回路パッケージのうちに設定された最後番目の集積回路パッケージの出力と連結された終端抵抗部と、を備えることを特徴とする集積回路モジュールの構造。
前記集積回路パッケージはそれぞれ揮発性メモリ素子であることを特徴とする請求項１に記載の集積回路モジュールの構造。
前記揮発性メモリ素子はＤＤＲＤＲＡＭであることを特徴とする請求項２に記載の集積回路モジュールの構造。
前記集積回路パッケージは前記第１，２方向で互いに同一なディメンジョンを有することを特徴とする請求項１に記載の集積回路モジュールの構造。
前記ワイヤリングボードは多層印刷回路基板であることを特徴とする請求項１に記載の集積回路モジュールの構造。
前記集積回路モジュールはフライバイ形態の電気的連結構造を有することを特徴とする請求項３に記載の集積回路モジュールの構造。
メモリモジュールの構造において、
少なくとも一方の表面に第１方向に設定された搭載長さ及び第２方向に設定された搭載幅を有する搭載領域の形成されたワイヤリングボードと、
前記ワイヤリングボードの前記搭載領域内に搭載され、前記第１方向に互いに離隔されパッケージングされた複数のメモリ素子と、
前記メモリ素子の間に離隔された領域のうちいずれか一つに配置され、前記メモリ素子のうちに設定された最後番目素子の出力と電気的に連結された終端抵抗部と、を備えることを特徴とするメモリモジュールの構造。
前記メモリ素子のうち設定された最後番目素子は前記第１方向から最左側或いは最右側に搭載された素子であることを特徴とする請求項７に記載のメモリモジュールの構造。
前記メモリ素子はＤＤＲメモリであることを特徴とする請求項８に記載のメモリモジュールの構造。
前記メモリ素子は前記第１、２方向で互いに同一なディメンジョンを有することを特徴とする請求項８に記載のメモリモジュールの構造。
前記ワイヤリングボードは多層印刷回路基板であることを特徴とする請求項８に記載のメモリモジュールの構造。
前記メモリモジュールはデイジーチェーン形態の電気的連結構造を有することを特徴とする請求項８に記載のメモリモジュールの構造。
ワイヤリングボード上に複数のメモリ素子を搭載してメモリモジュールを構成する場合に前記メモリモジュールに必要な終端抵抗を配置する方法において、
前記ワイヤリングボードのエッジ領域を除き前記メモリ素子間の領域中の任意の領域に前記終端抵抗を配置する段階と、
前記メモリ素子のうち設定された最後番目素子の出力に前記終端抵抗を電気的に連結する段階と、を備えることを特徴とするメモリモジュールの終端抵抗配置方法。
前記メモリ素子のうち設定された最後番目素子は前記ワイヤリングボードの長さ方向で最左側或いは最右側に搭載された素子であることを特徴とする請求項１３に記載のメモリモジュールの終端抵抗配置方法。
前記メモリ素子はＤＤＲメモリであることを特徴とする請求項１３に記載のメモリモジュールの終端抵抗配置方法。
前記メモリ素子は互いに同一なメモリ容量とパッケージサイズとを有することを特徴とする請求項１３に記載のメモリモジュールの終端抵抗配置方法。
前記ワイヤリングボードは多層印刷回路基板であることを特徴とする請求項１３に記載のメモリモジュールの終端抵抗配置方法。
前記多層印刷回路基板の内層はラウンドトリップ方式のビア対ビアで連結され、外層はビア対メモリ素子のピンで連結されることを特徴とする請求項１３に記載のメモリモジュールの終端抵抗配置方法。
前記メモリモジュールはUDIMM, RDIMM, FBDIMM, またはSoDIMM のうちの一つであることを特徴とする請求項１８に記載のメモリモジュールの終端抵抗配置方法。