JP2008141197A - 薄膜トランジスタ及び有機薄膜トランジスタ - Google Patents

Abstract

【課題】高移動度かつ高オン／オフ比を有する薄膜トランジスタ及び有機薄膜トランジスタを提供する。
【解決手段】薄膜トランジスタであって、ソース電極と、ドレイン電極と、半導体層とを含み、前記ソース電極と前記ドレイン電極とはそれぞれ第１層と第２層とを含み、前記ソース電極の第１層の仕事関数と前記半導体層のエネルギレベルとの差は、最低０．５ｅＶであり、前記ソース電極の第２層の仕事関数と前記半導体層のエネルギレベルとの差は、最大０．２ｅＶであり、前記半導体層のチャネル長は２０マイクロメートル以下である。
【選択図】図１

Description

本発明は、様々な実施形態における多層電極および多層電極を有する薄膜トランジスタ（ＴＦＴ）に関する。

ＴＦＴは、センサ、撮像、およびディスプレイ装置等の近代電子機器の基本部品である。現在主流であるシリコン技術を用いたＴＦＴ回路は、用途によってはコストがかかりすぎる場合があり、特にディスプレイ用（アクティブマトリックス液晶モニタまたはテレビ等）のバックプレーンスイッチ回路などの大面積電子装置、ならびに高速スイッチングおよび／または高密度が不可欠ではない無線識別（ＲＦＩＤ）タグ等の低価格帯の電子装置ではそうである。シリコンベースのＴＦＴ回路が高コストである主たる原因は、シリコン作製に大資本を要すること、および厳密な制御環境下で複雑な高温高真空ホトリソグラフ法が作製に必要なことである。従来のホトリソグラフ法を用いたシリコンベースのＴＦＴ回路作製のコストおよび複雑さのため、有機ＴＦＴ（ＯＴＦＴ）に対する関心が高まっている。有機材料は、低コストの溶液または液体作製技術の可能性だけでなく、物理的にコンパクトで、軽量で、可撓性のある機械的特性を提供する。

一般にＯＴＦＴは、基板と、導電性のゲート電極、ソース電極、およびドレイン電極と、ゲート電極をソース電極およびドレイン電極から分離する電気絶縁ゲート誘電体層と、ゲート誘電体層と接触してソース電極およびドレイン電極を架橋する半導体層とからなる。ＯＴＦＴの性能は電界効果移動度と電流のオン／オフ比とによって求められる。高移動度かつ高オン／オフ比が望ましい。

移動度とオン／オフ比は、どちらもソース電極−ドレイン電極間の総抵抗Ｒ_totalに影響される。総抵抗が高ければ、電荷キャリアの注入および排出には高い電界力を要する。総抵抗は、公式Ｒ_total＝Ｒ_contact＋Ｒ_SCを用いて求められる。ここで、Ｒ_contactは各電極と半導体層との界面におけるコンタクト抵抗、Ｒ_SCはソース電極とドレイン電極間の半導体層の長さにおける抵抗をさす。

総抵抗を下げる一つの方法は、ソース電極とドレイン電極との間の半導体チャネル長を短くしてＲ_SCを下げることである。この方法は移動度を高めるが、Ｒ_contactが小さすぎるとオン／オフ比を低下させる。これではＴＦＴの用途を制限してしまう。

総抵抗を下げる別の方法はコンタクト抵抗を小さくすることである。一般にコンタクト抵抗は、半導体のエネルギレベルと同一または非常に近い仕事関数をもつ電極材料を選択することで最小限に抑えられる。エネルギレベルは、ｐ型半導体の場合は半導体の最大占有分子軌道（ＨＯＭＯ）であり、ｎ型半導体の場合は半導体の最低非占有分子軌道（ＬＵＭＯ）である。ただしＲ_SCが低い場合にコンタクト抵抗が最小限になると、ＴＦＴは高いオフ電流を示すので、電流オン／オフ比が低下してしまう。

米国特許第６，７７０，９０４号明細書

本発明の目的は、上記特性のうち少なくともいずれか１つを解決する薄膜トランジスタ及び有機薄膜トランジスタを提供することにある。

本発明は、各種実施形態を用いてＴＦＴについて開示する。ＴＦＴは、基板と、ゲート電極と、ソース電極と、ドレイン電極と、ゲート誘電体層と、半導体層とを含む。ソース電極およびドレイン電極はそれぞれ第１層と第２層とを含み、これら第１層および第２層は半導体層と直接接触している。

本発明の他の実施形態では、ＴＦＴは有機ＴＦＴであり、半導体層は有機半導体層である。

ソース電極およびドレイン電極はそれぞれ第１層と第２層とを含む。第１層は、半導体層のエネルギレベルと最低０．５ｅＶ異なる仕事関数をもつ材料を含む。第２層は、半導体層のエネルギレベルと同一または最大０．２ｅＶ異なる仕事関数をもつ材料を含む。コンタクト抵抗を意図的に導入したこの設計により、高い移動度と高い電流オン／オフ比とをもつＴＦＴが得られる。

他の実施形態では、ソース電極の第１層およびドレイン電極の第１層の厚さは、それぞれ最大５０ナノメートルである。他の実施形態では、ソース電極の第１層およびドレイン電極の第１層の厚さは、約５ナノメートルから約５０ナノメートルである。

他の実施形態では、ソース電極の第２層およびドレイン電極の第２層の厚さは、それぞれ最低５ナノメートルである。他の実施形態では、ソース電極の第２層およびドレイン電極の第２層の厚さは、約２０ナノメートルから約１０００ナノメートルである。

さらに他の実施形態では、半導体層のエネルギレベルとソース電極の第１層の仕事関数との間の差は、約０．５ｅｖ〜約１．０ｅＶである。他の実施形態では、この差は最低１．０ｅＶである。

さらに他の実施形態では、半導体層はｐ型半導体であり、半導体のエネルギレベルは半導体のＨＯＭＯに基づく。

さらに他の実施形態では、半導体のチャネル長は最大２０マイクロメートルである。さらに他の実施形態では、他の実施形態では、半導体のチャネル長は最大１０マイクロメートルである。他の実施形態では、半導体のチャネル長は約５マイクロメートル〜約１０マイクロメートルである。さらに他の実施形態では、半導体のチャネル長は約１マイクロメートル〜約５マイクロメートルである。

他の実施形態では、ソース電極の第１層と、ドレイン電極の第１層と、ソース電極の第２層と、ドレイン電極の第２層とは、それぞれ半導体層に直接接する。

さらに他の実施形態では、ソース電極の第２層の仕事関数は半導体層のエネルギレベルと一致する。

さらに他の実施形態では、各第１層はチタンを含む。他の実施形態では、各第２層は金を含む。

さらに他の実施形態では、トランジスタは、ボトムゲート・ボトムコンタクト型トランジスタである。

さらに他の実施形態では、トランジスタは移動度および／または電流比が向上した改善された性能をもつ。

以下、本発明の上記の特徴およびその他の非限定的な特徴をより詳細に説明する。

添付図面は本発明の実施形態の例示であり、本発明を限定するものではない。

本明細書は、２層のソースおよびドレイン電極を備えたＴＦＴを説明する。各ソース電極およびドレイン電極は、第１の導電材を含む第１層と、第２の導電材を含む第２層とを有する。実施形態では、ソース電極の第１層とドレイン電極の第１層とは、同じでもよいし異なっていてもよい。ソース電極の第２層とドレイン電極の第２層とは、同じでもよいし異なっていてもよい。半導体のエネルギレベルの基準は、ｐ型半導体かｎ型半導体かによってＨＯＭＯレベルまたはＬＵＭＯレベルのいずれかとする。

添付図面を参照することによって本発明の各構成要素、方法、および装置をより完全に理解することができる。図面は、簡便さと本発明の簡単な例示を目的とした概略図にすぎず、従って本発明の装置または各構成要素の相対サイズおよび寸法を示すものではなく、または各実施形態の範囲を規定もしくは限定するものではない。

以下の説明では、明確さのために特定の用語を使用するが、それらは図面の例示用に選択した実施形態の構造をさすだけであり、本発明の範囲を規定もしくは限定するものではない。図面および以下の説明において、同一参照番号は同じ機能をもつ構成要素をさすものとする。

図１は、本発明に従うボトムゲート・ボトムコンタクト型ＴＦＴ構造を示す。ＴＦＴ１０は基板２０を含み、基板２０はゲート電極３０およびゲート誘電体層４０と接する。図中、ゲート電極を基板２０内部に示すが必須ではない。ただし、ゲート誘電体層４０によって、ゲート電極３０をソース電極５０、ドレイン電極６０および半導体層７０から分離することが重要である。ソース電極５０は第１層５２と第２層５４とを含む。またドレイン電極６０は第１層６２と第２層６４とを含む。第１層６２は第２層６４よりもゲート誘電体層寄りである。半導体層７０は、ソース電極５０とドレイン電極６０上および両電極間に位置する。ソース電極およびドレイン電極の各層５２，５４，６２，６４は、半導体層７０と接する。半導体は、ソース電極５０とドレイン電極６０との間にチャネル長８０をもつ。

図２は、本発明に従うボトムゲート・トップコンタクト型ＴＦＴ構造を示す。ＴＦＴ１０は基板２０を含み、基板２０はゲート電極３０およびゲート誘電体層４０と接する。半導体層７０はゲート誘電体層４０上に配置され、誘電体層４０をソース電極５０およびドレイン電極６０から分離する。ソース電極５０は第１層５２と第２層５４とを含む。またドレイン電極は第１層６２と第２層６４とを含む。ソース電極５０およびドレイン電極６０の各層５２，５４，６４，６４は、半導体層７０と接する。

図３は、本発明に従うボトムゲート・ボトムコンタクト型ＴＦＴ構造を示す。ＴＦＴ１０は基板２０を含み、基板２０はゲート電極としても機能し、ゲート誘電体層４０と接する。ソース電極５０は第１層５２と第２層５４とを含む。ドレイン電極も第１層６２と第２層６４とを含む。第１層６２は第２層６４よりもゲート誘電体層４０寄りである。ソース電極５０およびドレイン電極６０の各層５２，５４，６４，６４は、半導体層７０と接する。

図４は、本発明に従うトップゲート・トップコンタクト型ＴＦＴ構造を示す。ＴＦＴ１０は基板２０を含み、基板２０はソース電極５０、ドレイン電極６０、および半導体層７０と接する。ソース電極５０は第１層５２と第２層５４とを含む。ドレイン電極も第１層６２と第２層６４とを含む。半導体層７０は、ソース電極５０とドレイン電極６０上および両電極間に位置する。ゲート誘電体層４０は半導体層７０上に位置する。ゲート電極３０はゲート誘電体層４０上に位置し、半導体層７０とは接触しない。ソース電極５０およびドレイン電極６０の各層５２，５４，６２，６４は、半導体層７０と接する。

基板は、シリコン、ガラス板、プラスチックフィルムまたはシートを含む材料から構成できるが、これ以外の材料でもよい。装置が構造的に可撓性をもつためには、例えばポリエステル、ポリカーボネート、ポリイミドシート等のプラスチック基板が好適と考えられる。基板の厚さは約１０マイクロメートル〜１０ミリメートル超の範囲をとりうるが、実施形態では、可撓性のあるプラスチック基板では特に約５０マイクロメートル〜約１００マイクロメートル、ガラスまたはシリコン等の剛性のある基板では約１ミリメートル〜約１０ミリメートルである。

ゲート電極は導電材料から構成される。これは金属薄膜、導電性ポリマーフィルム、導電性インクまたはペーストから構成される導電フィルム、または基板自体、例えば重度にドープしたシリコン等から構成できる。ゲート電極材料の例には、アルミニウム、金、クロム、インジウムスズ酸化物、ポリスチレンスルホネートドープポリ（３，４−エチレンジオキシチオフェン）（ＰＳＳ−ＰＥＤＯＴ）等の導電性ポリマー、およびカーボンブラック／グラファイトを含む導電性インク／ペースト等があるが、これらに限定するものではない。ゲート電極の調製は、真空蒸着、金属または導電性金属酸化物のスパッタリング、従来のリソグラフ法およびエッチング法、化学蒸着、スピンコーティング、キャスティングもしくは印刷、またはその他の堆積方法によって行うことができる。ゲート電極の厚さは、例えば金属膜では約１０ナノメートル〜約２００ナノメートル、導電性ポリマーでは約１マイクロメートル〜約１０マイクロメートルの範囲である。

ゲート誘電体層は一般に、無機材料フィルムまたは有機ポリマーフィルムから構成できる。ゲート誘電体層に適した無機材料の例には、酸化シリコン、窒化シリコン、酸化アルミニウム、チタン酸バリウム、ジルコニウム酸チタン酸バリウム等がある。適当な有機ポリマーの例には、ポリエステル、ポリカーボネート、ポリ（ビニルフェノール）、ポリイミド、ポリスチレン、ポリ（メタクリレート）、ポリ（アクリレート）、エポキシ樹脂等がある。ゲート誘電体層の厚さは使用する材料の誘電定数によって異なり、例えば約５ナノメートル〜約５０００ナノメートル、特に約１００ナノメートル〜約１０００ナノメートルである。ゲート誘電体層の導電率は、例えば約１０^-12ジーメンス毎センチメートル（Ｓ／ｃｍ）である。ゲート誘電体層は、ゲート電極形成のところで記載した方法等の当該技術分野で公知の従来方法を用いて形成される。

半導体層は一般には有機半導体材料である。有機半導体の例には、アセン、例えばアントラセン、テトラセン、ペンタセンおよび置換ペンタセン等、ペリレン、フラレン、オリゴチオフェン、ポリチオフェンならびにその置換誘導体、ポリピロール、ポリ−ｐ−フェニレン、ポリ−ｐ−フェニルビニリデン、ナフタレンジカルボキシル酸二無水物、ナフタレン−ビスイミド、ポリナフタレン、フタロシアニン、例えば銅フタロシアニンまたは亜鉛フタロシアニンならびにその置換誘導体等があるが、これらに限定するものではない。半導体はまた、ＺｎＯ、ＺｎＳ、シリコンナノワイヤ等の無機半導体から構成してもよい。

特定の実施形態では、半導体はポリチオフェンである。ポリチオフェンは、例えばレジオレギュラーな（位置規則性のある）またはレジオランダムな（位置規則性のない）ポリ（３−アルキルチオフェン）、置換および非置換チエニレン基を含むポリチオフェン、任意により置換したチエノ［３，２−ｂ］チオフェン基および／または任意により置換したチエノ［２，３−ｂ］チオフェン基を含むポリチオフェン、縮合環芳香族基を含むポリチオフェン、ヘテロ原子含有の縮合環芳香族基を含むポリチオフェン、およびフェニレン、フルオレン、フラン等の非チオフェン系芳香族基を含むポリチオフェン等を含む。

半導体層の深さは約５ナノメートル〜約１０００ナノメートルであり、特に約２０ナノメートル〜約１００ナノメートルである。図１および図４に示すような構造では、半導体層はソース電極およびドレイン電極を完全に覆う。半導体層は、ソース電極−ドレイン電極間の距離で規定されるチャネル長をもつ。特定の実施形態では、半導体のチャネル長は最大２０マイクロメートルである。他の実施形態では、半導体のチャネル長は最大１０マイクロメートルである。特定の実施形態では、半導体のチャネル長は約５マイクロメートル〜約１０マイクロメートルである。他の実施形態では、半導体のチャネル長は約１マイクロメートル〜約５マイクロメートルである。上述したように、チャネル長が短くなるとＲ_SCが下がるので、チャネル長は重要である。Ｒ_SCが大きければ、高い電流オン／オフ比を得るためにコンタクト抵抗を導入する必要がない。またチャネル長が短くなると、移動度が増す。

半導体層は、分子ビーム堆積、真空蒸着、昇華、スピンオンコーティング、浸漬コーティング、印刷（インクジェット印刷、スクリーン印刷、ステンシル印刷、マイクロコンタクト印刷、フレキソ印刷等）、およびゲート電極形成のところで記載した方法を含む当該技術分野で公知の他の従来方法によって形成できる。

電気的特性に関しては、有機半導体は通常、１０^-8〜１０^-4Ｓ／ｃｍの範囲の導電率をもつ。導電率を変更するために、当該技術分野で公知の各種ドーパントを追加してもよい。有機半導体はｐ型半導体またはｎ型半導体でもよい。ｐ型半導体は、通常４．５ｅＶより高いエネルギレベル（ＨＯＭＯレベル）をもつ。特定の実施形態では、ｐ型半導体のＨＯＭＯレベルは約５．１ｅＶである。ｎ型半導体は、通常、４．５ｅＶ未満のエネルギレベル（ＬＵＭＯレベル）をもつ。特定の実施形態では、ｎ型半導体のＬＵＭＯレベルは約４．０ｅＶである。特定の実施形態では、半導体はｐ型半導体である。特定の実施形態では、有機半導体はポリチオフェンである。ポリチオフェンは一般に、約４．７ｅＶ〜約５．５ｅＶのＨＯＭＯレベルをもつ。

ソース電極またはドレイン電極の第１層の仕事関数は、半導体層のエネルギレベルと最低０．５ｅＶ異なる。特定の実施形態では、第１層の仕事関数は０．５ｅＶ〜約１．０ｅＶだけ異なる。他の実施形態では、この差は最低１．０ｅＶである。当然、第１層の仕事関数と半導体のエネルギレベル間の差には上限もある。差は３．０ｅＶ以下でなければならない。第２層の仕事関数は半導体層のエネルギレベルと最大０．２ｅＶ異なる。特定の実施形態では、第２層の仕事関数は半導体層のエネルギレベルと最大０．１ｅＶ異なる。理想的には、第２層の仕事関数は半導体層のエネルギレベルと一致する。この差によってＴＦＴにコンタクト抵抗が導入されるので、この差は意図的なものである。驚くことに、Ｒ_SCを下げ、かつＲ_contactを増大させることにより、高い移動度と高い電流オン／オフ比をもつＴＦＴが得られた。

原理上、電極層の材料は、上記の要件に合致する限りほぼどの材料でも使用可能である。ソース電極またはドレイン電極の層に用いるのに適した金属には、白金、金、銀、ニッケル、クロム、銅、鉄、スズ、アンチモン、鉛、タンタル、インジウム、パラジウム、テルル、レニウム、イリジウム、アルミニウム、ルテニウム、ゲルマニウム、モリブデン、タングステン、酸化スズ−アンチモン、インジウムスズ酸化物、フッ素ドープ酸化亜鉛、亜鉛、炭素、グラファイト、ガラス質炭素、銀ペースト、炭素ペースト、リチウム、ベリリウム、ポタシウム、カルシウム、スカンジウム、チタン、マンガン、ジルコニウム、ガリウム、ニオブ、ナトリウム、ナトリウム−カリウム合金、マグネシウム、リチウム、およびこれらの合金が含まれるが、これらに限定するものではない。他の実施形態ではより安価な導電材料を使用し、材料は、銀、ニッケル、クロム、銅、鉄、スズ、アンチモン、鉛、タンタル、インジウム、アルミニウム、タングステン、酸化スズ−アンチモン、インジウムスズ酸化物、フッ素ドープ酸化亜鉛、亜鉛、炭素、グラファイト、銀ペースト、および炭素ペーストである。半導体層のエネルギレベルとの差が第１層では最低０．５ｅＶ、第２層では最大０．２ｅＶとすることは、２つの電極層が常に異なる材料を含むことを意味する。

ソース電極層またはドレイン電極層には導電性ポリマーを使用してもよい。導電性ポリマーには、ポリアニリン、ポリピロール、ＰＳＳ−ＰＥＤＯＴ、またはこれらの誘導体もしくは混合物を含むが、これらに限定するものではない。このようなポリマーはまた、導電率を向上するためにドーピングしてもよい。一般に、導電率は１０^-3Ｓ／ｃｍ超である。

両電極の第１層の厚さは約１００ナノメートル以下とする。他の実施形態では、いずれかの電極の第１層の厚さは約５ｎｍ〜約５０ｎｍである。特定の実施形態では、いずれかの電極の第１層の厚さは最大５０ｎｍである。第１層は、ゲート電極形成のところで記載した方法を含む当該技術分野で公知の各種堆積方法によって形成できる。第２層は厚さ約５ナノメートル〜約３０００ナノメートルである。特定の実施形態では、第２層の厚さは最低２０ｎｍ、特に約２０ｎｍ〜約１０００ナノメートルである。第２層は、ゲート電極形成のところで記載した方法を含む当該技術分野で公知の任意の堆積方法によって形成できる。

各電極の第１層と第２層間の界面には、金属合金が形成されうる。装置の構造および作製手順（例えば第１の金属層の後に第２の金属層を堆積する等）によっては、第２層の金属が第１層中へ拡散して金属合金を形成する場合がある。拡散は厚さ約０．１ｎｍ〜約５ｎｍの範囲内で発生しうる。

ソース電極およびドレイン電極両方の第１層は、好適には同一材料から構成し、第２層も同様である。例えば、特定の実施形態では、ソース電極とドレイン電極の第１層はチタンであり、両電極の第２層は金である。大半のｐ型有機半導体の仕事関数は約５．１ｅＶである。チタンの仕事関数は４．１ｅＶであり半導体と最低０．５ｅＶ異なる。金の仕事関数は５．１ｅＶであり半導体と合致する。ただし本発明は、各電極の２つの層の材料をそれぞれ独自に選択することも企図する。

図１〜図４に示すように、ソース電極およびドレイン電極の２つの層は、半導体層に直接接する。実施形態では、ソース電極の第１層はソース電極の第２層よりもゲート電極寄りである。他の実施形態では、ＴＦＴはボトムゲート・ボトムコンタクト型ＴＦＴであり、ソース電極の第１層はゲート誘電体層に直接接する。

特定の実施形態では、ＴＦＴは２層電極をもち、ソース電極とドレイン電極の第１層の仕事関数と半導体層のエネルギレベルとは最低０．５ｅＶ異なる。第２層の仕事関数と半導体層のエネルギレベルとは最大０．１ｅＶ異なる。さらに、半導体のチャネル長は最大２０マイクロメートルである。

半導体のチャネル長が短く、かつソース電極とドレイン電極の２層設計をもつ実施形態では、高い移動度と高い電流オン／オフ比を達成できる。

ＯＴＦＴの各種構成要素は、任意の順序で基板上に堆積できる。ただし一般には、ゲート電極と半導体層はともにゲート誘電体層に接していなければならない。さらに、ソース電極およびドレイン電極は両方とも半導体層に接していなければならない。特定的には、電極の両層が半導体層に接していなければならない。

以下の実施例は、本発明に従う多層電極を有するＯＴＦＴのさらなる例示を目的とする。これら実施例は例示にすぎず、本明細書に記載する材料、条件、または方法パラメータに従って作製される装置を限定するものではない。以下の説明中、部（パート）は特に明示しない限りすべて体積パーセントとする。

図３に示す構造のボトムコンタクト型薄膜トランジスタを作製した。トランジスタは、熱成長させた厚さ約３００ナノメートルの酸化シリコン層を有するｎドープシリコンウェハを含む。このウェハはゲート電極として機能した。酸化シリコン層はゲート誘電体層として機能した。厚さ１０ナノメートルのチタン層を、ソース電極とドレイン電極とに対応する２箇所に塗布した。このチタン層は２層電極の第１層となった。次に、厚さ１００ナノメートルの金の層をチタン層に塗布して、２層電極の第２層を形成した。半導体チャネル長（ソース電極とドレイン電極間の距離）は５マイクロメートルであった。

装置を、０．１Ｍオクチルトリクロロシラン（ＯＴＳ−８）のトルエン溶液に６０℃で２０分間浸漬させて、酸化シリコン表面をＯＴＳ−８で修飾した。次いで装置を、０．０１Ｍオクタンチオールのトルエン溶液に室温で２０分間浸漬させて、金表面をオクタンチオールで修飾した。これによりポリチオフェンが堆積し、半導体層が形成された。

上記の式中、ｎは約５〜約５，０００の整数である。本実施例では、ポリマーはポリスチレン基準に対してＭｗ２２，９００、Ｍｎ１７，３００を占める。このポリチオフェンとその調製については、米国特許第６，７７０，９０４号に記載されており、その開示のすべてを本明細書に引用して適用する。ポリチオフェンはスピンコーティングし、次いで１４０℃（ポリチオフェンの相転移温度）でアニーリングした。トランジスタの半導体チャネル長は５マイクロメートル、チャネル幅は２５０マイクロメートルであった。半導体のＨＯＭＯレベルは５．１ｅＶであり、これはソース電極のチタンの第１層の仕事関数（４．１ｅＶ）と１．０ｅＶ異なり、ソース電極の金の第２層の仕事関数（５．１ｅＶ）と一致した。

この装置を、ケースレー（Ｋｅｉｔｈｌｅｙ）４２００ＳＣＳ半導体特性評価システムを用いて特性を測定した。電荷キャリアの移動度μを、以下の式（１）にしたがって飽和領域（ゲート電圧Ｖ_G＜ソース−ドレイン電圧Ｖ_SD）におけるデータから計算した。
Ｉ_SD＝Ｃ_iμ（Ｗ／２Ｌ）（Ｖ_G−Ｖ_T）² ・・・（１）
式中、Ｉ_SDは飽和領域中のドレイン電流であり、ＷおよびＬはそれぞれ半導体チャネル幅とチャネル長であり、Ｃ_iはゲート誘電体層の単位面積当たりのキャパシタンスであり、Ｖ_GとＶ_Tはそれぞれゲート電圧と閾値電圧である。装置のＶ_Tは、飽和領域のＩ_SDの平方根と装置のＶ_Gとの関係から、測定データをＩ_SD＝０に補外して求めた。

薄膜トランジスタの他の重要な特性は、電流オン／オフ比である。これはゲート電圧Ｖ_Gがドレイン電圧Ｖ_D以上の場合の飽和ソース−ドレイン電流と、ゲート電圧Ｖ_Gが０の場合のソース−ドレイン電流との比である。移動度は０．３９ｃｍ²／Ｖ−秒、電流オン／オフ比は約１０⁷と計算された。

（比較例１）
比較例１では、実施例と同様にトランジスタを作製したが、ただしソース電極とドレイン電極とは金の一層から構成し、チャネル長は９０マイクロメートルとした。移動度は０．１２ｃｍ²／Ｖ−秒、電流オン／オフ比は約１０⁷と計算された。

（比較例２）
比較例２では、実施例と同様にトランジスタを作製したが、ただしソース電極とドレイン電極とは金の一層から構成し、チャネル長は２マイクロメートルまたは５マイクロメートルとした。移動度は最大０．４５ｃｍ²／Ｖ−秒だったが、電流オン／オフ比は１０⁴未満であった。

比較例１と比較例２とを比較すると、半導体のチャネル長が短いと移動度が大幅に増大することが明らかとなった。比較例１と比較例２とを比較するとまた、コンタクト抵抗がない場合、半導体のチャネル長が短いと電流オン／オフ比も劇的に減少（１０⁷から１０⁴へ）させることが示された。二層電極設計に意図的にコンタクト抵抗を導入することにより、高い移動度と高い電流オン／オフ比が得られた。

本発明に従うＴＦＴの第１の実施形態を示す図である。 本発明に従うＴＦＴの第２の実施形態を示す図である。 本発明に従うＴＦＴの第３の実施形態を示す図である。 本発明に従うＴＦＴの第４の実施形態を示す図である。

符号の説明

１０ ＴＦＴ、２０ 基板、３０ ゲート電極、４０ ゲート誘電体層、５０ ソース電極、６０ ドレイン電極、７０ 半導体層、８０ チャネル長。

Claims (3)

1. 薄膜トランジスタであって、
   ソース電極と、
   ドレイン電極と、
   半導体層とを含み、
   前記ソース電極と前記ドレイン電極とはそれぞれ第１層と第２層とを含み、
   前記ソース電極の第１層の仕事関数と前記半導体層のエネルギレベルとの差は、最低０．５ｅＶであり、
   前記ソース電極の第２層の仕事関数と前記半導体層のエネルギレベルとの差は、最大０．２ｅＶであり、
   前記半導体層のチャネル長は２０マイクロメートル以下である薄膜トランジスタ。
2. 有機薄膜トランジスタであって、
   ソース電極と、
   ドレイン電極と、
   半導体層とを含み、
   前記ソース電極と前記ドレイン電極とはそれぞれ第１層と第２層とを含み、
   前記ソース電極の第１層の仕事関数と前記半導体層のエネルギレベルとは、最低０．５ｅＶであり、
   前記ソース電極の第２層の仕事関数と前記半導体層のエネルギレベルとは、最大０．２ｅＶであり、
   前記半導体層のチャネル長は５マイクロメートル〜１０マイクロメートルである有機薄膜トランジスタ。
3. 有機薄膜トランジスタであって、
   ソース電極と、
   ドレイン電極と、
   ポリチオフェン半導体層とを含み、
   前記ソース電極と前記ドレイン電極とは、チタンからなる第１層と金からなる第２層とをそれぞれ含み、
   前記半導体層のチャネル長は最大１０マイクロメートルである有機薄膜トランジスタ。

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