KR101474934B1 - 이중 층의 전극들을 가진 유기 박막 트랜지스터 - Google Patents

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Abstract

이중층 소스 및 드레인 전극들을 갖는 박막 트랜지스터(TFT)가 제공된다. 각 소스 및 드레인 전극은 제1층 및 제2층을 포함한다. 제1층은 반도체의 에너지 레벨과 최소 0.5 eV 만큼 차이가 나는 일 함수(work function)를 갖고, 제2층은 반도체의 에너지 레벨과 일치하는 일 함수를 갖는다. 반도체는 짧은 채널 길이를 갖는다.
이중-층, 소스 전극, 드레인 전극, 박막 트랜지스터, 일 함수

Description

이중 층의 전극들을 가진 유기 박막 트랜지스터{ORGANIC THIN FILM TRANSISTOR WITH DUAL LAYER ELECTRODES}
본 명세서는 다양한 실시예들에서, 다중층 전극들 및 이를 포함하는 박막 트랜지스터들(TFTs)에 관한 것이다.
TFT들은 예컨대 센서, 이미징, 및 디스플레이 디바이스들을 포함하는 현세대 전자공학에서 기초 구성요소이다. 근래의 주류인 실리콘 기술을 이용한 TFT 회로들은 일부 적용제품들, 특히 디스플레이용 백플레인(backplane) 스위칭 회로들과 같은 대형 전자 디바이스들(예컨대, 능동형 매트릭스 액정 모니터 또는 텔레비전) 및 고속 스위칭 속도들 및/또는 고밀도가 필수적이지 않은 RFID(radio frequency identification) 태그들과 같은 로우-엔드(low-end) 전자 디바이스들에 대해 지나치게 비용이 많이 든다. 실리콘-기반 TFT 회로들에 대한 높은 비용은, 그들을 제조하기 위해 필요한 엄격한 제어 환경들 하에서의 복잡한 높은-온도, 높은-진공 포토리토그래픽 제조 처리들뿐만 아니라, 주로 자본-집약적 실리콘 제조 때문이다. 종래의 포토그래피 처리들을 이용하는 실리콘-기반 TFT 회로들의 제조의 복잡성 및 비용으로 인해, 유기 TFT(OTFT)들에 대한 관심이 증가됐다. 유기 물질들은 저비용 해법 또는 액체 제조 기술들의 가능성뿐만 아니라, 물리적으로 소형, 경량, 및 유연함과 같은 매력적인 기계적 속성들을 제공한다.
OTFT들은 일반적으로 기판상에서 전기 전도 게이트 전극, 소스 및 드레인 전극들, 게이트 전극을 소스 및 드레인 전극들로부터 분리시키는 전기 절연 게이트 유전층, 및 게이트 유전층과 접촉하고 소스 및 드레인 전극들을 연결시키는 반도체층으로 구성된다. 이들의 성능은 전계 효과 이동도(mobility) 및 전류 온/오프 비율(current on/off ratio)에 의해 결정될 수 있다. 높은 이동도 및 높은 온/오프 비율이 바람직하다.
이동도 및 온/오프 비율은 소스와 드레인 전극들 간의 전체 저항(Rtotal)에 의해 영향을 받는다. 만약 전체 저항이 높으면, 이때는 전하 운반체들(carriers)을 주입 및 추출하기 위해 높은 전기장 세기가 필요하다. 전체 저항은 다음의 공식을 이용하여 결정될 수 있다:
Rtotal = Rcontact + Rsc
Rcontact는 각 전극과 반도체층의 계면의 접촉 저항이다. Rsc는 소스 전극과 드레인 전극 사이의 반도체층의 길이의 저항이다.
전체 저항을 낮추는 한가지 방법은 소스 전극과 드레인 전극 간의 반도체 채널 길이를 줄임으로써 Rsc를 낮추는 것이다. 이것은 이동도를 증가시키지만, 만약 Rcontact가 매우 낮다면 온/오프 비율을 감소시킨다. 이는 이러한 TFT의 적용을 제한한다.
전체 저항을 낮추는 또 다른 방법은 접촉 저항을 감소시키는 것이다. 접촉 저항은 일반적으로 반도체의 에너지 레벨과 동일하거나 매우 근접한 일 함수(work function)를 가진 전극 물질을 선택함으로써 최소화될 수 있다. 에너지 레벨은 P-형 반도체의 경우 반도체의 HOMO(the highest occupied molecular orbital)이고, N-형 반도체의 경우 반도체의 LUMO(the lowest unoccupied molecular orbital)이다. 그러나 Rsc가 낮을 때 접촉 저항이 최소화된다면, TFT가 높은 오프 전류(off current)를 나타내기 때문에 전류 온/오프 비율은 감소된다.
다양한 실시예들에서, 본 발명은 TFT들에 관한 것이다. TFT는 기판, 게이트 전극, 소스 전극, 드레인 전극, 게이트 유전층 및 반도체층을 포함한다. 소스 및 드레인 전극들은 제1층 및 제2층들을 포함하며, 여기서 제1층 및 제2층 모두는 반도체층과 직접 접한다.
본 발명의 추가 실시예들에서, TFT들은 유기 TFT들이고, 여기서 반도체층은 유기 반도체층이다.
소스 및 드레인 전극들 각각은 제1층 및 제2층을 포함한다. 각각의 제1층은 반도체층의 에너지 레벨과 최소 0.5 eV 만큼 차이가 나는 일 함수를 갖는 물질을 포함한다. 각각의 제2층은 반도체층의 에너지 레벨과 최대 0.2 eV 만큼 차이가 나는 일 함수를 갖는 물질을 포함한다. 이러한 디자인은, 여기서 접촉 저항이 의도적으로 도입되며, 높은 이동도 및 높은 전류 온/오프 비율 모두를 가진 TFT를 가져온다.
또 다른 실시예들에서, 소스 전극 제1층 및 드레인 전극 제1층 각각은 최대 50 나노미터의 두께를 갖는다. 추가 실시예들에서, 소스 전극 제1층 및 드레인 전극 제1층 각각은 약 5 나노미터 ~ 약 50 나노미터의 두께를 갖는다.
추가 실시예들에서, 소스 전극 제2층 및 드레인 전극 제2층 각각은 최소 5 나노미터의 두께를 갖는다. 추가 실시예들에서, 소스 전극 제2층 및 드레인 전극 제2층은 각각 약 20 ~ 약 1000 나노미터의 두께를 갖는다.
추가 실시예들에서, 반도체층의 에너지 레벨과 소스 전극 제1층의 일 함수 간의 차이는 약 0.5eV ~ 약 1.0 eV 이다. 또 다른 실시예들에서, 그 차이는 최소 1.0 eV 이다.
또 다른 실시예들에서, 반도체는 P-형 반도체이고, 반도체의 에너지 레벨은 반도체의 HOMO에 기초한다.
추가 실시예들에서, 반도체 채널 길이는 최대 20 마이크로미터이다. 추가 실시예들에서, 반도체 채널 길이는 최대 10 마이크로미터이다. 또 다른 실시예들에서, 반도체 채널 길이는 약 5 ~ 약 10 마이크로미터이다. 추가 실시예들에서, 반도체 채널 길이는 약 1 ~ 약 5 마이크로미터이다.
또 다른 실시예들에서, 소스 전극 제1층, 드레인 전극 제1층, 소스 전극 제2층, 및 드레인 전극 제2층 각각은 반도체층과 직접 접한다.
추가 실시예들에서, 소스 전극 제2층은 반도체층의 에너지 레벨과 일치하는 일 함수를 갖는다.
추가 실시예들에서, 각각의 제1층은 티타늄을 포함한다. 추가 실시예들에서, 각각의 제2층은 금을 포함한다.
추가 실시예들에서, 트랜지스터는 바텀-게이트 바텀-컨택트 트랜지스터(bottom-gate bottom-contact transistor)이다.
추가 실시예들에서, 트랜지스터는 개선된 이동도 및 온/오프 전류 비율을 가진 향상된 성능을 갖는다.
본 발명의 이들 및 그 밖의 비-한정되는 특징들이 이하에서 더욱 상세하게 설명된다.
다음은 도면의 간단한 설명이며, 이것은 여기에 설명되는 실시예들을 도시하기 위한 목적으로 제공되며 이를 한정하기 위한 목적으로 제공되지 않는다.
본 명세서는 이중 층의 소스 및 드레인 전극들을 가진 TFT를 설명한다. 각각의 소스 및 드레인 전극들은 제1 도전성 물질을 포함하는 제1층 및 제2 도전성 물질을 포함하는 제2층을 포함한다. 실시예들에서, 소스 전극 제1층은 드레인 전극 제1층과 동일하거나 다를 수 있다. 소스 전극 제2층은 드레인 전극 제2층과 동일하거나 다를 수 있다. 반도체의 에너지 레벨에 관한 참조들은 그것이 P-형 또는 N-형 반도체인지에 따라 각각 반도체의 HOM0 또는 LUMO 레벨을 나타낸다.
본문에 설명된 장치들, 구성요소들 및 처리들의 좀 더 완벽한 이해는 첨부된 도면들을 참조하여 얻어질 수 있다. 이들 도면들은 본 발명의 설명의 용이 및 편의에 기초하여 단지 개략적으로 표현되었으며, 따라서 그 구성요소들 또는 디바이스들의 상대적인 크기 및 치수들을 가리키거나 및/또는 실시예들의 범위를 한정하거나 또는 정의하는 것을 의도하지 않는다.
명확성을 위해 이하의 설명에서 특정 용어들이 사용되었지만, 이들 용어들은 단지 도면들의 도시를 위해 선택된 실시예들의 특정 구성을 나타낼 의도를 가지며, 본 발명의 범위를 한정하거나 정의하려는 의도를 갖지 않는다. 이하의 설명 및 도면들에서, 동일한 참조 부호들은 동일한 기능의 구성요소들을 나타내는 것으로 이해될 것이다.
도 1은 본 발명에 따른 바텀-게이트 바텀-컨택트 TFT 구성을 도시한다. TFT(10)는 게이트 전극(30) 및 게이트 유전층(40)에 접하는 기판(20)을 포함한다. 비록 여기서 게이트 전극(30)이 기판(20) 내에 도시되어 있지만, 이것이 요구되지는 않는다. 그러나, 게이트 유전층(40)이 게이트 전극(30)을 소스 전극(50), 드레인 전극(60), 및 반도체층(70)으로부터 분리시킨다는 것이 중요하다. 소스 전극(50)은 제1층(52) 및 제2층(54)을 포함한다. 드레인 전극(60)도 제1층(62) 및 제2층(64)을 포함한다. 제1층(62)은 제2층(64)보다는 게이트 유전층(40)에 더 가깝다. 반도체층(70)은 소스 전극(50)과 드레인 전극(60) 사이 및 그들을 덮고 있다. 소스 및 드레인 전극들(50 및 60)의 양 층들(52, 54, 62, 64)은 반도체층(70)과 접한다. 반도체는 소스 및 드레인 전극들(50 및 60) 사이의 채널 길이(80)를 갖는다.
도 2는 본 발명에 따른 또 다른 바텀-게이트 탑-컨택트 TFT(bottom-gate top-contact TFT) 구성을 도시한다. TFT(10)는 게이트 전극(30) 및 게이트 유전층(40)과 접하는 기판(20)을 포함한다. 반도체층(70)은 게이트 유전층(40) 위에 위치하며, 소스 및 드레인 전극들(50 및 60)으로부터 그것을 분리시킨다. 소스 전극(50)은 제1층(52) 및 제2층(54)을 포함한다. 드레인 전극(60)도 제1층(62) 및 제2층(64)을 포함한다. 소스 및 드레인 전극들(50 및 60)의 양 층들(52, 54, 62, 64)은 반도체층(70)과 접한다.
도 3은 본 발명에 따른 바텀-게이트 바텀-컨택트 TFT 구성을 도시한다. TFT(10)는 게이트 전극으로 동작하고 게이트 유전층(40)과 접하는 기판(20)을 포함한다. 소스 전극(50)은 제1층(52) 및 제2층(54)을 포함한다. 드레인 전극(60)도 제 1층(62) 및 제2층(64)을 포함한다. 제1층(62)는 제2층(64)보다 게이트 유전층(40)에 더 가깝다. 소스 및 드레인 전극들(50 및 60)의 양 층들(52, 54, 62, 64)은 반도체층(70)과 접한다.
도 4는 본 발명에 따른 탑-게이트 탑-컨택트 TFT 구성을 도시한다. TFT(10)는 소스 전극(50), 드레인 전극(60), 및 반도체층(70)과 접하는 기판(20)을 포함한다. 소스 전극(50)은 제1층(52) 및 제2층(54)을 포함한다. 드레인 전극(60)도 제1층(62) 및 제2층(64)을 포함한다. 반도체층(70)은 소스 전극(50)과 드레인 전극(60) 사이 및 그들을 덮고 있다. 게이트 유전층(40)은 반도체층(70) 위에 있다. 게이트 전극(30)은 게이트 유전층(40) 위에 있고, 반도체층(70)과 접하지 않는다. 소스 및 드레인 전극들(50 및 60)의 양 층들(52, 54, 62, 64)은 반도체층(70)과 접한다.
기판은 실리콘, 유리판, 플라스틱 막 또는 시트를 포함하는 물질로 구성될 수 있지만 이에 한정되지는 않는다. 구조적으로 유연한 디바이스들에 대해, 플라스틱 기판, 예컨대 폴리에스테르, 폴리카보네이트, 폴리이미드 시트들 등이 선호될 수 있다. 기판의 두께는 약 10 마이크로미터에서 10 밀리미터가 될 수 있고, 특히 유연한 플라스틱 기판에 대해서는 대표적인 두께로 약 50~100 마이크로미터가 될 수 있으며, 유리 또는 실리콘과 같은 단단한 기판에 대해서는 약 1 ~ 10 밀리미터가 될 수 있다.
게이트 전극은 전기 전도 물질로 구성된다. 그것은 얇은 금속 막, 도전 폴리머 막, 도전성 잉크 또는 패스트(paste)로 이루어진 도전성 막, 또는 기판 자체, 예컨대 짙게 도핑된(doped) 실리콘이 될 수 있다. 게이트 전극 물질들의 예들은 알루미늄, 금, 크롬, 산화인듐주석, 폴리스티렌 설포네이트-도핑된(doped) 폴리(3,4-에틸렌디옥시티오펜)(PSS-PEDOT)와 같은 도전성 폴리머들, 및 카본 블랙/그래파이트로 이루어진 도전성 잉크/패스트를 포함하지만, 이에 한정되지는 않는다. 게이트 전극은 진공 적층, 금속들 또는 도전성 금속 산화물들의 스퍼터링, 종래의 리토그래피 및 식각, 화학적 적층, 스핀 코팅, 캐스팅 또는 프린팅, 또는 그 밖의 적층 처리들에 의해 마련될 수 있다. 게이트 전극의 두께는 예컨대 금속 막들에 대해서는 약 10 ~ 200 나노미터 범위, 도전성 폴리머들에 대해서는 약 1 ~ 10 마이크로미터의 범위를 갖는다.
게이트 유전층은 일반적으로 무기 물질막 또는 유기 폴리머막일 수 있다. 게이트 유전층으로서 적절한 무기 물질들의 예들은 산화실리콘, 질화실리콘, 산화알루미늄, 티탄산바륨, 및 티탄산바륨지르코늄 등을 포함한다. 적절한 유기 폴리머들의 예들은 폴리에스테르들, 폴리카보네이트들, 폴리(비닐 페놀), 폴리이미드들 폴리스티렌, 폴리(메타크릴레이트)들, 폴리(아크릴레이트)들, 및 에폭시 수지 등을 포함한다. 게이트 유전층의 두께는 사용된 물질의 유전 상수에 따라 달라지며, 예컨대, 약 100~1000 나노미터를 포함하는, 약 5~5000 나노미터가 될 수 있다. 게이트 유전층은 예컨대, 약 10-12 S/cm(Siemens per centimeter) 미만의 도전율을 갖는다. 게이트 유전층은 게이트 전극을 형성하는 것으로 설명된 그 처리들을 포함하는, 해당 기술분야에서 공지된 종래 처리들을 이용하여 형성된다.
반도체층은 일반적으로 유기 반도체 물질이다. 유기 반도체들의 예들은 예컨 대, 안트라센, 테트라센, 펜타센과 같은 아센들, 및 치환된 펜타센들, 테필렌들, 풀레렌들, 올리고티오펜들, 폴리티오펜들 및 그 치환 유도체들, 폴리피롤, 폴리-p-페닐렌들, 폴리-p-페닐비닐이덴들, 나프탈렌디카르복실릭 디안히드라이드들, 나프탈렌-비스이미드들, 폴리나프탈렌들, 예컨대 프탈록시아닌구리 또는 프탈록시아닌아연과 같은 프탈록시아닌들 및 그들의 치환 유도체들을 포함하지만, 이에 한정되지는 않는다. 반도체는 예컨대, ZnO, ZnS, 및 나노선실리콘들 등과 같은 무기 반도체일 수도 있다.
특정 실시예에서, 반도체들은 폴리티오펜들이다. 폴리티오펜들은 예컨대, 위치규칙적(regioregular) 및 위치불규칙적(regiorandom) 폴리(3-알킬티오펜)들, 치환된 및 비치환된 티에닐렌 족들을 포함하는 폴리티오펜들, 선택적으로 치환된 티에노[3,2-b]티오펜 및/또는 선택적으로 치환된 티에노[2,3-b]티오펜족을 포함하는 폴리티오펜들, 접합-고리 구조의 방향족들을 포함하는 폴리티오펜들, 헤테로원자-접합 고리 구조의 방향족들을 포함하는 폴리티오펜들, 및 예컨대 페닐렌, 플루오렌, 및 푸란 등과 같은 비-티오펜 기반 방향족들을 포함하는 폴리티어펜들을 포함한다.
반도체층은 깊이가 약 20 ~ 100 나노미터를 포함하는, 약 5 ~ 1000 나노미터이다. 도 1 및 도 4에 도시된 구성들과 같은 특정 구성들에서, 반도체층은 소스 및 드레인 전극들을 완전히 덮는다. 반도체층은 소스 및 드레인 전극들 사이의 거리에 의해 정의되는 채널 길이를 갖는다. 특정 실시예들에서, 반도체 채널 길이는 최대 20 마이크로미터이다. 다른 실시예들에서, 반도체 채널 길이는 최대 10 나노미터이 다. 특정 실시예들에서, 반도체 채널 길이는 약 5 ~ 10 마이크로미터이다. 다른 실시예들에서, 반도체 채널 길이는 약 1 ~ 5 나노미터이다. 전술한 바와 같이 채널 길이가 짧을수록 Rsc가 감소하기 때문에 채널 길이는 중요하다. 만약 Rsc가 크면, 높은 전류 온/오프 비율을 달성하기 위해 접촉 저항을 도입할 필요가 없다. 또한, 채널 길이가 짧을수록 이동도는 증가된다.
반도체층은 분자 빔 적층, 진공 적층, 승화, 스핀-온 코팅, 딥 코팅, 프린팅(예컨대, 잉크젯 프린팅, 스크린 프린팅, 스텐실 프린팅, 마이크로컨택트 프린팅, 플랙소그래픽 프린팅), 및 게이트 전극을 형성하는 것으로 설명된 그 처리들을 포함하여, 해당 기술 분야에서 공지된 그 밖의 종래 처리들에 의해 형성된다.
전기적 성능 특성들에 관해, 유기 반도체는 통상 10-8 ~ 10-4 S/cm 범위의 도전율을 갖는다. 기술 분야에서 공지된 다양한 불순물(dopant)들이 도전성을 변화시키기 위해 추가될 수도 있다. 유기 반도체는 P-형 또는 N-형 반도체일 수 있다. P-형에 대해, 반도체는 일반적으로 4.5 eV 보다 높은 에너지 레벨(HOMO 레벨)을 갖는다. 특정 실시예에서, P-형 반도체는 약 5.1 eV의 HOMO 레벨을 갖는다. N-형에 대해, 반도체는 일반적으로 4.5 eV 보다 낮은 에너지 레벨(LUMO 레벨)을 갖는다. 특정 실시예에서, N-형 반도체는 약 4.0 eV의 LUMO 레벨을 갖는다. 특정 실시예들에서, 반도체는 P-형 반도체이다. 특정 실시예들에서, 유기 반도체는 폴리티오펜이다. 폴리티오펜들은 일반적으로 약 4.7 eV ~ 약 5.5 eV의 HOMO 레벨을 갖는다.
소스 또는 드레인 전극 중 하나의 제1층은 반도체층의 에너지 레벨과 최소 0.5 eV 만큼 차이가 나는 일 함수를 갖는다. 특정 실시예들에서, 제1층의 일 함수는 0.5 ~ 약 1.0 eV 만큼 차이가 난다. 다른 실시예들에서, 차이는 최소 1.0 eV이다. 물론, 제1층의 일 함수와 반도체의 에너지 레벨 간의 차이의 상한선이 또한 존재한다. 차이는 3.0 eV 보다 크지 않아야 한다. 제2층은 반도체층의 에너지 레벨과 최대 0.2 eV 만큼 다른 일 함수를 갖는다. 특정 실시예들에서, 제2층의 일 함수는 반도체층의 에너지 레벨과 최대 0.1 eV 만큼 차이가 난다. 이상적으로, 제2층은 반도체층의 에너지 레벨과 일치하는 일 함수를 갖는다. 이러한 차이는 그것이 TFT로 접촉 저항을 가져오기 때문에 의도된 것이다. 놀랍게도 감소된 Rsc 및 증가된 Rcontact의 조합이 높은 이동도와 높은 전류 온/오프 비율을 가진 TFT를 생성했다는 것을 발견할 수 있었다.
원칙적으로, 대부분의 임의의 물질은 요구사항들이 만족되는 한 전극의 어느 한쪽의 층에 대해 사용될 수 있다. 소스 또는 드레인 전극의 어느 한쪽의 층에 사용하기에 적절한 금속들은 백금, 금, 은, 니켈, 크롬, 구리, 철, 주석, 안티몬, 납, 탄탈, 인듐, 팔라듐, 텔루륨, 레늄, 이리듐, 알루미늄, 루테늄, 게르마늄, 몰리브덴, 텅스텐, 주석 산화-안티몬, 산화인듐주석, 플루오린-도핑된 아연 산화물, 아연, 탄소, 그래파이트, 유리상(glassy) 탄소, 은 패스트, 탄소 패스트, 리듐, 베릴륨, 소듐, 마그네슘, 포타슘, 칼슘, 스칸듐, 티타늄, 망간, 지르코늄, 갈륨, 니오븀, 소듐, 소듐-포타슘 합금, 마그네슘, 리듐, 및 그들의 합금들을 포함하지만, 이에 한정되지는 않는다. 추가적인 실시예들에서, 더 저렴한 도전성 물질들이 사용된다; 그들은 은, 니켈, 크롬, 구리, 철, 주석, 안티몬, 납, 탄탈, 인듐, 알루미 늄, 텅스텐, 주석 산화-안티몬, 산화인듐주석, 플루오린-도핑된 산화아연, 아연, 탄소, 그래파이트, 은 패스트, 및 탄소 패스트가다. 제1층은 최소 0.5 eV 만큼, 제2층은 최대 0.2 eV 만큼 반도체층의 에너지 레벨과 달라야 한다는 것은 두 전극 층들이 항상 상이한 물질들을 포함한다는 것을 암시한다.
도전성 폴리머들은 소스 또는 드레인 전극의 어느 한쪽의 층에 사용될 수 있다. 그러한 도전성 폴리머들로는 폴리아닐린, 폴리피롤, PSS-PEDOT, 또는 그 유도체들 또는 그 합성물들을 들 수 있으나 이에 한정되지는 않는다. 이들 폴리머들은 또한 그들의 도전성을 향상시키기 위해 도핑될 수도 있다. 일반적으로 그들의 도전성은 10-3 S/cm보다 크다.
어느 한쪽 전극의 제1층은 100 나노미터 두께보다 커서는 안 된다. 추가 실시예들에서, 어느 한쪽 전극의 제1층은 약 5 nm ~ 50 nm의 두께는 갖는다. 특정 실시예들에서, 어느 한쪽 전극의 제1층은 최대 50 nm의 두께를 갖는다. 제1층은 게이트 전극을 형성하는 것으로 설명한 그 처리방법들을 포함하는, 기술분야에서 공지된 임의의 적층 처리에 의해 형성될 수 있다. 제2층은 약 5 나노미터에서 약 3000 나노미터까지의 두께가 될 수 있다. 특정 실시예들에서, 제2층은 약 20 ~ 약 1000 나노미터의 두께를 포함하여, 최소 20 nm의 두께를 갖는다. 제2층은 게이트 전극을 형성하는 것에서 설명한 그 처리방법들을 포함하여, 기술분야에서 공지된 임의의 적층 처리에 의해 형성될 수 있다.
금속 합금은 각 전극의 제1층과 제2층 사이의 계면에 형성될 수 있다. 디바이스의 구조 및 제조 공정에 따라, (예컨대, 제2 금속층이 제1 금속층 다음에 적층 될 때), 금속 합금을 형성하기 위해 제2층이 제1층으로 확산될 수 있다. 이 확산은 약 0.1 nm ~ 5 nm 두께의 범위로 발생할 수 있다.
소스 및 드레인 전극들 양쪽의 제1층들은 동일한 물질로 구성되는 것이 바람직하며, 제2층들도 동일하다. 예를 들어, 특정 실시예에서, 소스 및 드레인 전극들 양쪽의 제1층은 티타늄으로, 양 전극들의 제2층은 금이 된다. 대부분의 P-형 유기 반도체들은 약 5.1 eV의 일 함수를 갖는다. 티타늄은 4.1 eV의 일 함수를 가지며, 반도체와는 최소 0.5 eV 만큼 차이가 난다. 금은 마찬가지로 5.1 eV의 일 함수를 가지며, 반도체와 일치한다. 그러나, 본 발명은 또한 어느 한쪽 전극의 양 층들의 물질들이 독립적으로 선택되는 것을 고려한다.
도 1 내지 도 4에 도시된 바와 같이, 소스 및 드레인 전극의 양 층들은 반도체층과 직접 접한다. 실시예들에서, 소스 전극 제1층은 소스 전극 제2층보다는 게이트 유전층에 더 가깝다. 추가 실시예들에서, TFT는 바텀-게이트 바텀-컨택트 TFT이고, 소스 전극 제1층은 게이트 유전층과 직접 접한다.
특정 실시예들에서, TFT는 소스 및 드레인 전극들의 제1층이 반도체층의 에너지 레벨과 최소 0.5 eV 만큼 차이가 나는 일 함수를 갖는 이중-층 전극들을 갖는다. 제2층들은 반도체층의 에너지 레벨과 최대 0.1 eV 만큼 차이가 나는 일 함수를 갖는다. 또한, 반도체 채널 길이는 최대 20 마이크로미터이다.
작은 반도체 채널 길이와 이중-층 소스 및 드레인 전극 디자인 둘 다 가진 실시예들에서, 높은 이동도 및 높은 전류 온/오프 비율 양자 모두가 달성된다.
OTFT의 다양한 구성요소들은 임의의 순서로 기판상에 적층될 수 있다. 그러 나, 일반적으로는 게이트 전극 및 반도체층이 모두 게이트 유전층과 접한다. 또한, 소스 및 드레인 전극들은 둘 다 반도체층과 접한다. 특히, 전극들의 양 층들은 반도체층과 접한다.
이하의 예들은 본 발명에 따른 다중층 전극들을 가진 OTFT들을 추가로 설명할 목적의 것들이다. 이 예들은 단지 예시일 뿐이며, 본 발명에 따라 만들어진 디바이스들을 여기서 설명되는 물질들, 조건들, 또는 처리 매개변수들로 한정할 목적이 아니다. 별도로 표시되지 않았다면 모든 부분들은 부피(volume)의 비율을 나타낸다.
예 1
도 3에 도시된 구성을 가진 바텀-컨택트 박막 트랜지스터가 형성되었다. 이것은 약 300 나노미터의 두께를 가진 열적으로 성장된 산화실리콘층을 가진 n-도핑된 실리콘 웨이퍼를 포함했다. 웨이퍼는 게이트 전극으로 기능했다. 산화실리콘막은 게이트 유전층으로 기능했다. 10-나노미터의 티타늄층은 소스 및 드레인 전극들에 대응하는 두 위치들에 공급되었다. 이러한 티타늄층은 이중-층 전극들의 제1층이었다. 다음으로, 이중-층 전극들의 제2층을 형성하기 위해, 100-나노미터의 금층이 티타늄층들에 공급되었다. 반도체 채널 길이(즉, 소스 및 드레인 전극들 간의 거리)는 5 미크론이었다.
산화실리콘 표면은 디바이스를 60℃에서 20분간 톨루엔의 0.1 M OTS-8 용액에 담금으로써, 옥틸트리클로로실란(OTS-8)으로 변화되었다. 금 표면은 이때 디바 이스를 실온에서 20분간 톨루엔의 0.01 M 옥탄에티올 용액에 감금으로써 옥탄에티올로 변화되었다. 이후 다음의 폴리에티오펜이 적층되어 반도체층이 형성됐다:
Figure 112007085738181-pat00001
여기서, n은 약 5 ~ 약 5,000 사이의 수이다. 본 예에서, 폴리머는 폴리스티렌 기준들에 관해 22,900의 Mw, 17,300의 Mn을 가졌다. 이 폴리티오펜 및 그 조제는 미국 특허 번호 제6,770,904호에 기재되어 있으며, 그 설명은 여기서 참조에 의해 전체적으로 통합된다. 폴리티오펜은 스핀 코팅되었고, 이후 140℃(그 상전이(phase transition) 온도)에서 어닐(anneal)되었다. 트랜지스터는 5 미크론의 반도체 채널 길이와 250 미크론의 채널 너비를 갖는다. 반도체는 5.1 eV의 HOMO 레벨을 갖고, 이것은 소스 전극 제1 티타늄층의 일 함수(4.1 eV)와 1.0 eV 만큼 차이가 나고, 소스 전극 제2 금층의 일 함수(5.1 eV)와는 일치되었다.
디바이스는 케이슬리(Keithly) 사의 4200 SCS 반도체 특성화 시스템을 이용하여 특징이 부여되었다. 전하 운반체 이동도(μ)는 등식(1)에 따라, 포화 체제(saturated regime)(게이트 전압(VG)〈소스-드레인 전압(VSD))에서의 데이터로부터 산출되었다.
ISD = Ciμ(W/2L)(VG-VT)2 (1)
여기서, ISD는 포화 체제에서의 드레인 전류이고, W 및 L은 각각 반도체 채널 너비 및 길이이고, Ci는 게이트 유전층의 단위 면적당 전기용량이고, VG및 VT는 각각 게이트 전압 및 임계 전압이다. 디바이스의 VT는 측정된 데이터를 ISD=0에 외삽함으로써(extrapolate) 포화 체제에서의 ISD의 제곱근과 디바이스의 VG사이의 관계로부터 결정된다.
박막 트랜지스터의 또 다른 중요한 속성은 그것의 전류 온/오프 비율이다. 이것은 게이트 전압(VG)이 제로일 때의 소스-드레인 전류에 대한, 게이트 전압(VG)이 드레인 전압(VD) 이상일 때의 포화 소스-드레인 전류의 비율이다. 이동도는 0.39 cm2/V·sec로 계산되었고, 전류 온/오프 비율은 약 107이었다.
비교 예 1
비교 예 1에서, 트랜지스터는 소스 및 드레인 전극들이 단일 금층이고, 90 미크론의 채널 길이는 가진다는 점을 제외하고는 예 1과 동일하게 제작되었다. 이동도는 0.12 cm2/V·sec로 계산되었고, 전류 온/오프 비율은 약 107이었다.
비교 예 2
비교 예 2에서, 트랜지스터들은 소스 및 드레인 전극들이 단일 금층이고, 채널 길이가 2 또는 5 미크론이라는 점을 제외하고는 예 1과 동일하게 제작되었다. 그들은 최고 0.45 cm2/V·sec의 이동도를 가졌지만, 전류 온/오프 비율은 약 104 미만이었다.
비교 예 1 및 비교 예 2를 비교하면, 짧은 반도체 채널 길이가 이동도를 상당히 증가시킨다는 것을 알 수 있었다. 예 1과 비교 예 1을 비교하면, 접촉 저항 없이, 짧은 반도체 채널 길이도 전류 온/오프 비율을 극적으로 감소시킨다(107에서 104로)는 것을 보여주고 있다. 접촉 저항을 이중-층 전극 디자인에 의도적으로 도입함으로써, 높은 이동도와 높은 전류 온/오프 비율 양자 모두가 달성되었다.
도 1은 본 발명에 따른 TFT의 제1 실시예를 나타낸다.
도 2는 본 발명에 따른 TFT의 제2 실시예를 나타낸다.
도 3은 본 발명에 따른 TFT의 제3 실시예를 나타낸다.
도 4는 본 발명에 따른 TFT의 제4 실시예를 나타낸다.
*도면의 주요 부분에 대한 부호의 설명*
10: TFT
20: 기판
30: 게이트 전극
40: 게이트 유전층
50: 소스 전극

Claims (14)

  1. 게이트 전극;
    소스 전극;
    드레인 전극;
    4.7 내지 5.5eV의 에너지 레벨을 갖는 폴리티오펜(polythiophene) 반도체층; 및
    상기 게이트 전극과 상기 폴리티오펜 반도체층 사이에 위치하는 게이트 유전층
    을 포함하고,
    상기 소스 전극 및 상기 드레인 전극 각각은 제1 층 및 제2 층을 포함하고,
    상기 소스 전극의 제1 층 및 상기 드레인 전극의 제1 층은 상기 게이트 유전층과 직접 접촉하고,
    상기 소스 전극의 제2 층 및 상기 드레인 전극의 제2 층은 상기 폴리티오펜 반도체층과 직접 접촉하고,
    상기 소스 전극의 제1 층 및 상기 드레인 전극의 제1 층은 상기 폴리티오펜 반도체층의 에너지 레벨과 최소 0.5 eV 차이가 나는 일 함수(work function)를 갖고,
    상기 소스 전극의 제2 층 및 상기 드레인 전극의 제2 층은 상기 폴리티오펜 반도체층의 에너지 레벨과 최대 0.2 eV 차이가 나는 일 함수를 갖고,
    상기 반도체층은 1 내지 10 마이크로미터의 채널 길이를 갖는, 박막 트랜지스터.
  2. 삭제
  3. 삭제
  4. 삭제
  5. 제1항에서,
    상기 소스 전극 제1 층은 티타늄층을 포함하고,
    상기 소스 전극 제2 층은 금층을 포함하는
    박막 트랜지스터.
  6. 삭제
  7. 제1항에서,
    상기 소스전극 제1 층과 상기 소스전극 제2 층은 각각 독립적으로 백금, 금, 은, 니켈, 크롬, 구리, 철, 주석, 안티몬, 납, 탄탈, 인듐, 팔라듐, 텔루륨, 레늄, 이리듐, 알루미늄, 루테늄, 게르마늄, 몰리브덴, 텅스텐, 주석 산화-안티몬, 산화인듐주석, 플루오린-도핑된 아연 산화물, 아연, 탄소, 그래파이트, 유리상(glassy) 탄소, 은 패스트, 탄소 패스트, 리듐, 베릴륨, 소듐, 마그네슘, 포타슘, 칼슘, 스칸듐, 티타늄, 망간, 지르코늄, 갈륨, 니오븀, 소듐, 소듐-포타슘 합금, 마그네슘, 리듐, 및 그들의 합금에서 선택되는 박막 트랜지스터.
  8. 삭제
  9. 삭제
  10. 제1항에서,
    상기 반도체층은 5 내지 10 나노미터의 채널 길이를 갖는 박막 트랜지스터.
  11. 제1항에서,
    상기 반도체층은 1 내지 5 나노미터의 채널 길이를 갖는 박막 트랜지스터.
  12. 제1항에서,
    상기 소스 전극의 제1 층 및 상기 드레인 전극의 제1 층은 5nm 내지 50nm의 두께를 가지고,
    상기 소스 전극의 제2 층 및 상기 드레인 전극의 제2 층은 20nm 내지 1000nm의 두께를 가지는
    박막 트랜지스터.
  13. 제1항에서,
    상기 소스 전극의 제2 층 및 상기 드레인 전극의 제2 층은 상기 폴리티오펜 반도체층과 일치하는 일함수를 가지는 박막 트랜지스터.
  14. 제1항에서,
    상기 박막 트랜지스터는 0.39㎠ 이상의 전하이동도 및 107 이상의 전류비(current on/off ratio)를 가지는 박막 트랜지스터.
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