JP2008130891A - Ｉｉｉ族窒化物化合物半導体発光素子の製造方法、及びｉｉｉ族窒化物化合物半導体発光素子、並びにランプ - Google Patents

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Abstract

【課題】生産性に優れるとともに、優れた発光特性を備えたＩＩＩ族窒化物化合物半導体発光素子の製造方法、及びＩＩＩ族窒化物化合物半導体発光素子、並びにランプを提供する。
【解決手段】ＩＩＩ族窒化物半導体から各々なるｎ型半導体層１４、発光層１５、ｐ型半導体層１６が積層されてなる半導体層２０を有するＩＩＩ族窒化物化合物半導体発光素子を製造する方法であり、半導体層２０の少なくとも一部をスパッタ法によって形成する工程を含み、ｐ型半導体層１４をスパッタ法によって成膜する際、スパッタターゲットとして、Ｇａ元素を含有するＧａターゲット、及び、前記ｐ型半導体層に含有される元素の内、結晶組成の小さな元素とドーパント元素とが混合されてなるドーパントターゲットをスパッタターゲットとして用い、これらＧａターゲット及びドーパントターゲットに対して同時にパワーを印加する。
【選択図】図１

Description

本発明は、発光ダイオード（ＬＥＤ）、レーザダイオード（ＬＤ）、電子デバイス等に、好適に用いられるＩＩＩ族窒化物化合物半導体発光素子の製造方法、及びＩＩＩ族窒化物化合物半導体発光素子、並びにランプに関する。
ＩＩＩ族窒化物半導体発光素子は、可視光から紫外光領域の範囲に相当するエネルギーの直接遷移型のバンドギャップを有し、発光効率に優れていることから、ＬＥＤやＬＤ等の発光素子として用いられている。
また、電子デバイスに用いた場合でも、ＩＩＩ族窒化物半導体は、従来のＩＩＩ−Ｖ族化合物半導体を用いた場合に比べ、優れた特性を有する電子デバイスが得られる。
このようなＩＩＩ族窒化物化合物半導体は、一般的に、トリメチルガリウム、トリメチルアルミニウムおよびアンモニアを原料として、有機金属化学気相成長（ＭＯＣＶＤ）法によって製造されている。ＭＯＣＶＤ法は、キャリアガスに原料の蒸気を含ませて基板表面に運搬し、加熱された基板との反応で原料を分解させることにより、結晶を成長させる方法である。
従来、ＩＩＩ−Ｖ族化合物半導体の単結晶ウェーハとしては、異なる材料の単結晶ウェーハ上に結晶を成長させて得る方法が一般的である。このような、異種基板と、その上にエピタキシャル成長させるＩＩＩ族窒化物半導体結晶との間には、大きな格子不整合が存在する。例えば、サファイア（Ａｌ２Ｏ３）基板上に窒化ガリウム（ＧａＮ）を成長させた場合、両者の間には１６％の格子不整合が存在し、ＳｉＣ基板上に窒化ガリウムを成長させた場合には、両者の間に６％の格子不整合が存在する。
一般に、上述のような大きな格子不整合が存在する場合、基板上に結晶を直接エピタキシャル成長させることが困難となり、また、成長させた場合であっても結晶性の良好な結晶が得られないという問題がある。
そこで、有機金属化学気相成長（ＭＯＣＶＤ）法により、サファイア単結晶基板もしくはＳｉＣ単結晶基板の上に、ＩＩＩ族窒化物半導体結晶をエピタキシャル成長させる際、基板上に、まず、窒化アルミニウム（ＡｌＮ）や窒化アルミニウムガリウム（ＡｌＧａＮ）からなる低温バッファ層と呼ばれる層を積層し、その上に高温でＩＩＩ族窒化物半導体結晶をエピタキシャル成長させる方法が提案されており、一般に行われている（例えば、特許文献１、２）。
また、ターゲット同士を向かい合わせた対面カソードと呼ばれる方式で、基板上にＡｌＮを成膜する方法が提案されている（例えば、非特許文献１）。
また、ＤＣマグネトロンスパッタリング法を用いて、基板上にＡｌＮを成膜する方法が提案されている（例えば、非特許文献２）。
また、バッファ層としてＡｌＮ等の層をＭＯＣＶＤ以外の方法で成膜し、その上に成膜される層をＭＯＣＶＤ法で成膜する方法に関し、例えば、高周波スパッタで成膜したバッファ層上に、ＭＯＣＶＤ法で同じ組成の結晶を成長させる方法が提案されている（例えば、特許文献３）。
しかしながら、特許文献３に記載の方法では、安定して良好な結晶を得ることができないという問題がある。
そこで、安定して良好な結晶を得るため、例えば、バッファ層成長後にアンモニアと水素からなる混合ガス中でアニールする方法（例えば、特許文献４）や、バッファ層を４００℃以上の温度でＤＣスパッタにより成膜する方法（例えば、特許文献５）が提案されている。
しかしながら、特許文献４、５に記載の方法では、スパッタ法によってバッファ層を成膜しているので、成膜速度が速い反面、成膜条件によっては、結晶性に劣るバッファ層となる場合がある。このような結晶性の低いバッファ層上に、ＭＯＣＶＤ法によってＧａＮ層を成長させると、ＧａＮ層の結晶性が大幅に低下する虞がある。
一方、ＩＩＩ族窒化物化合物半導体結晶をスパッタによって製造する研究も行われており、例えば、Ｎ２ガスを用いた高周波マグネトロンスパッタリングにより、Ｓｉの（１００）面、及びＡｌ２Ｏ３の（０００１）面上にＧａＮ層を成膜する方法が提案されている（例えば、非特許文献３）。
また、カソードと固体状のターゲットとを向かい合わせ、基板とターゲットとの間にメッシュを入れた装置を用いてＧａＮ層を成膜する方法が提案されている（例えば、非特許文献４）。
また、上述のようなＩＩＩ族窒化物化合物半導体結晶からなるＧａＮ層を成膜する場合、例えば、ＧａＮ層中にＳｉやＭｇ等のドーパント元素がドーピングされた結晶を成膜する必要がある。この際、母材となるＧａ金属に対してドーパントを混合したターゲットが用いられ、スパッタ法によってＧａＮ層が成膜される（例えば、非特許文献５）。
特許第３０２６０８７号公報 特開平４−２９７０２３号公報 特公平５−８６６４６号公報 特許第３４４０８７３号公報 特許第３７００４９２号公報 キクオ・トミナガ（Ｋｉｋｕｏ Ｔｏｍｉｎａｇａ）他、「ジャパニーズ・ジャーナル・オブ・アプライド・オブ・フィジックス（Ｊａｐａｎｅｓｅ Ｊｏｕｒｎａｌ ｏｆ Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ）」、Ｖｏｌ．２８、ｐ７（１９８９） エム・イシハラ（Ｍ．Ｉｓｈｉｈａｒａ）他、「スィン・ソリッド・フィルム（Ｔｈｉｎ Ｓｏｌｉｄ Ｆｉｌｍｓ）」、ｖｏｌ．３１６、ｐ１５２（１９９８） 牛玖 由紀子（Ｙ．ＵＳＨＩＫＵ）他、「２１世紀連合シンポジウム論文集」、Ｖｏｌ．２ｎｄ、ｐ２９５（２００３）、 ティー・キクマ（Ｔ．Ｋｉｋｕｍａ）他、「バキューム（Ｖａｃｕｕｍ）」、Ｖｏｌ．６６、Ｐ２３３（２００２） 応用物理学会編「第６６回応用物理学会」パンフレット、７ａ−Ｎ−６（２００５年秋）、ｐ２４８
しかしながら、非特許文献５に記載の方法で、Ｇａ金属に対してドーパントを混合した場合、ドーピング比率を微調整するのが困難であるという問題がある。
また、例えば、ＩＩＩ族窒化物層としてＭｇドープのＡｌＧａＮ等を成膜する場合には、Ａｌの組成に応じて結晶内に取り込まれるＭｇの量が変化するため、Ａｌ組成が低い場合にはＭｇが入りやすいものの、Ａｌ組成が高いときにはＭｇが入りにくいという問題がある。
また、非特許文献５の方法では、スパッタ装置内においてＧａ元素とドーパント元素を混合する場合、装置が複雑になるとともに工程時間が長くなってしまい、さらに、ターゲット量に対する収率が低下するという問題があった。
このため、Ｇａ元素を含むターゲット材料の組成とドーパント濃度の混合バランスを最適化でき、結晶性の良好なＧａＮ層を、簡便な構成の装置を用いて、高効率で安定して基板上に成膜できる方法が望まれていた。
本発明は上記課題に鑑みてなされたものであり、母材となるＧａ元素並びに混晶元素とドーパント元素とをバランス良く混合することができ、均一性の良好なＩＩＩ族窒化物化合物半導体からなる安定した結晶膜を、簡便な構成の装置を用いて短時間且つ高効率で形成することができ、生産性に優れるとともに、優れた発光特性を備えたＩＩＩ族窒化物化合物半導体発光素子の製造方法、及びＩＩＩ族窒化物化合物半導体発光素子、並びにランプを提供することを目的とする。
本発明者等は、上記問題を解決するために鋭意検討した結果、混晶の従組成の元素とドーパント元素との混合ターゲット、及び、混晶の主組成であるＧａ元素のターゲットを、同時放電によってスパッタすることにより、混晶組成とドーパント濃度の最もバランスの取れた値を再現性良く実現することが可能となることを見出し、本発明を完成した。
即ち、本発明は以下に関する。
［１］ ＩＩＩ族窒化物半導体から各々なるｎ型半導体層、発光層、ｐ型半導体層が積層されてなる半導体層を有するＩＩＩ族窒化物化合物半導体発光素子の製造方法であって、 前記半導体層の少なくとも一部をスパッタ法によって形成する工程を含み、前記ｐ型半導体層をスパッタ法によって成膜する際、スパッタターゲットとして、Ｇａ元素を含有するＧａターゲット、及び、前記ｐ型半導体層に含有される元素の内、結晶組成の小さな元素とドーパント元素とが混合されてなるドーパントターゲットをスパッタターゲットとして用い、前記Ｇａターゲット及び前記ドーパントターゲットに対して同時にパワーを印加することを特徴とするＩＩＩ族窒化物化合物半導体発光素子の製造方法。
［２］ 前記ドーパントターゲットは、ドーパント元素がＭｇであり、前記結晶組成の小さな元素がＡｌであることを特徴とする［１］に記載のＩＩＩ族窒化物化合物半導
［３］ 前記ｐ型半導体層を成膜する際にスパッタターゲットに印加するパワーを、高周波方式、又はパルスＤＣ方式によって印加することを特徴とする［１］又は［２］に記載のＩＩＩ族窒化物化合物半導体発光素子の製造方法。
［４］ 前記ｐ型半導体層を成膜する際、スパッタターゲットに対し、磁場を回転させるか、又は磁場を揺動させることを特徴とする［１］〜［３］の何れかに記載のＩＩＩ族窒化物化合物半導体発光素子の製造方法。
［５］ 窒化物原料をリアクタ内に流通させるリアクティブスパッタ法によって前記ｐ型半導体層を成膜することを特徴とする［１］〜［４］の何れかに記載のＩＩＩ族窒化物化合物半導体発光素子の製造方法。
［６］ 前記窒化物原料として窒素を用いることを特徴とする［５］に記載のＩＩＩ族窒化物化合物半導体発光素子の製造方法。
［７］ 基板上に柱状結晶からなるバッファ層を形成し、該バッファ層上に前記半導体層を形成することを特徴とする［１］〜［６］の何れかに記載のＩＩＩ族窒化物化合物半導体発光素子の製造方法。
［８］ 前記バッファ層を、ＩＩＩ族元素としてＡｌを含有するＩＩＩ族窒化物化合物で形成することを特徴とする［７］に記載のＩＩＩ族窒化物化合物半導体発光素子の製造方法。
［９］ 前記バッファ層を、ＡｌＮで形成することを特徴とする［８］に記載のＩＩＩ族窒化物化合物半導体発光素子の製造方法。
［１０］ 前記バッファ層を、前記基板の表面の少なくとも９０％以上を覆うように形成することを特徴とする［７］〜［９］の何れかに記載のＩＩＩ族窒化物化合物半導体発光素子の製造方法。
［１１］ 前記バッファ層を構成する柱状結晶のグレインの幅が０．１〜１００ｎｍの範囲であることを特徴とする［７］〜［１０］の何れかに記載のＩＩＩ族窒化物化合物半導体発光素子の製造方法。
［１２］ 前記バッファ層の膜厚が１０〜５００ｎｍの範囲であることを特徴とする［７］〜［１１］の何れかに記載のＩＩＩ族窒化物化合物半導体発光素子の製造方法。
［１３］ 前記基板にサファイアを用いることを特徴とする［７］〜［１２］の何れかに記載のＩＩＩ族窒化物化合物半導体発光素子の製造方法。
［１４］ 上記［１］〜［１３］の何れかに記載の製造方法で得られるＩＩＩ族窒化物化合物半導体発光素子。
［１５］ 上記［１１］に記載のＩＩＩ族窒化物化合物半導体発光素子が用いられてなるランプ。
本発明のＩＩＩ族窒化物化合物半導体発光素子の製造方法によれば、上記構成のように、混晶の従組成の元素とドーパント元素との混合ターゲット、及び、混晶の主組成であるＧａ元素のターゲットをそれぞれ設けて同時にスパッタすることにより、半導体層へのドーピングを容易に行うことができるとともに、ドーピング量を調整するのが容易になる。これにより、Ｇａ元素を含むターゲット材料の組成とドーパントとの混合バランスを適正化することができる。また、半導体層を成膜する際の工程時間を短縮することが可能となるとともに、装置を簡便な構成とすることができる。
従って、基板上に、結晶性の良好なＩＩＩ族窒化物化合物からなる半導体層を効率良く成長させることができ、生産性に優れ安価であるとともに、優れた発光特性を備えたＩＩＩ族窒化物化合物半導体発光素子が得られる。
以下に、本発明に係るＩＩＩ族窒化物化合物半導体発光素子の製造方法、及びＩＩＩ族窒化物化合物半導体発光素子、並びにランプの一実施形態について、図１〜５を適宜参照しながら説明する。
本実施形態のＩＩＩ族窒化物化合物半導体発光素子（以下、発光素子と略称することがある）の製造方法は、ＩＩＩ族窒化物半導体から各々なるｎ型半導体層１４、発光層１５、ｐ型半導体層１６が積層されてなる半導体層２０を有するＩＩＩ族窒化物化合物半導体発光素子を製造する方法であり、半導体層２０の少なくとも一部をスパッタ法によって形成する工程を含み、ｐ型半導体層１６をスパッタ法によって成膜する際、スパッタターゲットとして、Ｇａ元素を含有するＧａターゲット（図５のＧａターゲット４７ａ参照）、及び、前記ｐ型半導体層に含有される元素の内、結晶組成の小さな元素とドーパント元素とが混合されてなるドーパントターゲット（図５のＡｌＭｇターゲット４７ｂ参照）をスパッタターゲットとして用い、これらＧａターゲット及びドーパントターゲットに対して同時にパワーを印加する方法である。
本実施形態の製造方法では、図５に示す例のスパッタ装置４０のように、スパッタターゲットとして、Ｇａターゲット４７ａ、及びドーパント元素がＭｇであり、前記結晶組成の小さな元素がＡｌであるＡｌＭｇターゲット４７ｂ（ドーパントターゲット）を用いる。そして、これらＧａターゲット４７ａ及びＡｌＭｇターゲット４７ｂに対して同時にパワーを印加することにより、詳細を後述する発光層１５上にｐ型半導体層１６を成膜する方法とすることができる。
本実施形態の製造方法によって得られる発光素子の積層構造を、図１に例示する積層半導体１０を用いて説明する。この積層半導体１０は、基板１１上にＩＩＩ族窒化物化合物からなるバッファ層１２が積層され、該バッファ層１２上に、ｎ型半導体層１４、発光層１５、及びｐ型半導体層１６が順次積層されてなる半導体層２０が形成されている。
そして、本実施形態の積層半導体１０は、図２及び図３に示す例のように、ｐ型半導体層１６上に透光性正極１７が積層され、その上に正極ボンディングパッド１８が形成されるとともに、ｎ型半導体層１４のｎ型コンタクト層１４ｂに形成された露出領域１４ｄに負極１９が積層されてなる発光素子１を構成することができる。
以下、本実施形態の発光素子の製造方法、及び発光素子について詳述する。
［複数のスパッタターゲットをスパッタして行なう半導体層の成膜］
本実施形態の発光素子の製造方法は、上述したように、半導体層をスパッタ法によって成膜する際、図５に示すようなチャンバ４１内に設けられたＧａスパッタターゲット４７ａ及びＡｌＭｇターゲット４７ｂを用いるとともに、これらＧａスパッタターゲット４７ａ及びＡｌＭｇターゲット４７ｂに対して同時にパワーを印加する方法である。また、本実施形態では、図１に示す半導体層２０の内、ｐ型半導体層１６を構成するｐ型クラッド層１６ａ及びｐ型コンタクト層１６ｂの各層を、上述のようなスパッタ法によって成膜する方法としている。
本発明者等が鋭意実験、検討を行なったところ、混晶の主組成であるＧａ元素のターゲット（Ｇａターゲット４７ａ）、及び、混晶の従組成の元素（本実施形態ではＡｌ）とドーパント元素（本実施形態ではＭｇ）とが混合されたドーパントターゲット（ＡｌＭｇターゲット）を同時放電でスパッタすることにより、混晶組成とドーパント濃度を再現性良く制御することが可能となることを知見した。
以下、本実施形態における、複数のスパッタターゲットをスパッタして行なう半導体層の成膜方法について、図５に示すスパッタ装置４０を例に詳述する。
本実施形態のスパッタ装置４０は、チャンバ４１内において、Ｇａ元素からなるＧａターゲット４７ａ、及び、半導体層の従組成であるＡｌとドーパント元素のＭｇとを混合したＡｌＭｇターゲット４７ｂの各々が電極４３ａ、４３ｂ上に各々載置されて設けられている。
また、前記電極４３ａ、４３ｂはそれぞれマッチングボックス４６ａ、４６ｂに接続されており、また、ヒータ台４４には基板１１が取り付けられ、ヒータ台４４にはマッチングボックス４５が接続されている。上記マッチングボックス４６ａ、４６ｂ、及び４５は、各々、電源４８に接続されており、電極４７ａ、４７ｂにはマッチングボックス４６ａ、４６ｂを介して電流が供給され、ヒータ台４４にはマッチングボックス４５を介して電流が供給される。これにより、Ｇａターゲット４７ａ及びＡｌＭｇターゲット４７ｂにはパワーが印加され、基板１１にはバイアスが印加される。
上述のマッチングボックス４６ａ、４６ｂ、及び４５は、スパッタ装置４０内部と、高周波の電源４８とのインピーダンスのマッチングをとるために設けられる。
スパッタ装置４０を用いて基板１１上に半導体層を成膜する際は、まず、チャンバ４１内に、例えばアルゴンガス及び窒素ガスを供給した状態とし、ヒータ台４４内に設けられた図示略の加熱手段によってヒータ台４４を発熱させ、基板１１を所定の温度、つまり、基板１１上に成長させられる各層の成長温度に加温する。
そして、基板１１が加温された状態で電極４３ａ、４３ｂに電流を供給し、Ｇａターゲット４７ａ及びＡｌＭｇターゲット４７ｂの各々に同時にパワーを印加するとともに、ヒータ台４４に電流を供給して、基板１１にバイアスを印加する。
この際、Ｇａ元素からなるＧａターゲット４７ａ、及びＡｌ−ＭｇからなるＡｌＭｇターゲット４７ｂの両方が、アルゴンガス及び窒素ガスのプラズマに曝され、Ｇａターゲット４７ａからはＧａの粒子が、ＡｌＭｇターゲット４７ｂからはＡｌ−Ｍｇの粒子が、同時に飛び出す。これらの粒子が、ヒータ台４４に取り付けられた基板１１、又は該基板１１上に積層された膜の表面にぶつかるように供給されることにより、基板１１上に半導体層が成膜される。
本実施形態では、Ｇａターゲット４７ａ及びＡｌＭｇターゲット４７ｂに印加するパワーを０．１Ｗ／ｃｍ２〜１００Ｗ／ｃｍ２の範囲とすることが好ましく、１Ｗ／ｃｍ２〜５０Ｗ／ｃｍ２の範囲とすることがより好ましく、１．５Ｗ／ｃｍ２〜５０Ｗ／ｃｍ２の範囲とすることが最も好ましい。
Ｇａターゲット４７ａ及びＡｌＭｇターゲット４７ｂに印加するパワーを上記範囲とすることにより、大きなパワーの反応種を生成し、また、この反応種を高い運動エネルギーで基板１１へ供給できるので、基板１１上におけるマイグレーションが活発になり、転位をループ化させるのが容易になる。
本発明者等が鋭意実験、検討したところ、本実施形態の製造方法では、各スパッタターゲット内の各元素の混合比と、形成された膜の組成やドーピング比率との関係が一義的であることが見出されるとともに、各スパッタターゲットに対するパワー比と、形成された膜の組成やドーピング比率との関係が一義的であることが見出された。
具体的には、通常、ＬＥＤ等の発光素子のｐ型半導体層には、Ｍｇのドープ量が０．１％程度、Ａｌの組成が７％程度とされたＭｇドープＡｌＧａＮが含まれるが、この場合には、Ａｌ−ＭｇからなるＡｌＭｇターゲット４７ｂを、Ｍｇ：Ａｌの比が１：７０程度となるようにすれば良い。また、同様に、発光素子のｐ型半導体層には、Ｍｇのドープ量が０．１％程度、Ａｌの組成が２％程度とされたＭｇドープＡｌＧａＮが含まれるが、この場合には、Ａｌ−ＭｇからなるＡｌＭｇターゲット４７ｂを、Ｍｇ：Ａｌの比が１：２０程度となるようにすれば良い。
また、各スパッタターゲットの大きさの比率や、各スパッタターゲットに印加するパワーの比率或いはオン／オフ時間比率等を適宜設定することでも、成膜される半導体層の組成やドーピング比率を調整することが可能である。
本実施形態の製造方法で用いるスパッタ法としては、ＲＦ（高周波）スパッタ法、又はＤＣスパッタ法を用いることにより、スパッタターゲットに対してパワーを印加することができる。
また、一般に、後述するリアクティブスパッタ法を用いた場合には、成膜レートを容易にコントロールできる点から、ＲＦスパッタ法を用いることがより好ましい。
また、ＤＣスパッタ法において、リアクティブスパッタ法を用いる場合、ＤＣで電場を連続してかけた状態にするとスパッタターゲットがチャージアップしてしまい、成膜レートを高くすることが困難になるため、パルス的にバイアスを与えるパルス式ＤＣスパッタ法とすることが好ましい。
また、半導体層をスパッタ法によって成膜する場合、窒化物原料をリアクタ内に流通させるリアクティブスパッタ法によって成膜する方法とすることが、反応を制御することで結晶性を良好に保つことができ、その良好な結晶性を安定に再現することができる点でより好ましい。
また、スパッタ法で半導体層を成膜する際、スパッタターゲットに対し、磁場を回転させるか、又は磁場を揺動させる方法とすることがより好ましい。
特に、ＲＦスパッタを用いた場合、均一な膜厚を得る方法として、マグネットの位置をターゲット（スパッタターゲット）内で移動させつつ成膜することが好ましい。具体的なマグネットの運動方法は、スパッタ装置の種類によって適宜選択することができ、例えば、マグネットを揺動させたり、又は回転運動させたりすることができる。
なお、スパッタ法で半導体層を成膜する際のチャンバ４１内の圧力は、０．３Ｐａ以上であることが好ましい。チャンバ４１内の圧力を０．３Ｐａ未満とすると、窒素の存在量が小さくなり過ぎ、スパッタされた金属が窒化物とならない状態で基板１１上に付着する虞がある。また、チャンバ４１内の圧力の上限は特に限定されないが、プラズマを発生させることができる程度の圧力に抑制することが必要である。
本実施形態で用いる窒化物原料としては、一般に知られている窒素化合物を何ら制限されることなく用いることができるが、アンモニアや窒素（Ｎ２）は取り扱いが簡単であるとともに、比較的安価で入手可能であることから好ましい。
アンモニアは分解効率が良好であり、高い成長速度で成膜することが可能であるが、反応性や毒性が高いため、除害設備やガス検知器が必要となり、また、反応装置に使用する部材の材料を化学的に安定性の高いものにする必要がある。
また、窒素（Ｎ２）を原料として用いた場合には、装置としては簡便なものを用いることができるが、高い反応速度は得られない。しかしながら、窒素を電界や熱等により分解してから装置に導入する方法とすれば、アンモニアよりは低いものの工業生産的に利用可能な程度の成膜速度を得ることができるため、装置コストとの兼ね合いを考えると、最も好適な窒素源である。
スパッタ法で半導体層を成膜する際の成膜レートは、０．０１ｎｍ／ｓ〜１０ｎｍ／ｓの範囲とすることが好ましい。成膜レートが０．０１ｎｍ／ｓ未満だと、成膜プロセスが長時間となってしまい、工業生産的に無駄が大きくなる。成膜レートが１０ｎｍ／ｓを超えると、良好な膜を得ることが困難となる。
本実施形態で用いる基板１１には、湿式の前処理を施すことが望ましい。例えば、シリコンからなる基板１１に対しては、よく知られたＲＣＡ洗浄方法などを行い、表面を水素終端させておくことにより、成膜プロセスが安定する。
また、基板１１は、スパッタ装置４０のチャンバ４１中に導入した後、バッファ層１２を形成する前に、スパッタ法等の方法を用いて前処理を行うことができる。具体的には、基板１１をＡｒやＮ２のプラズマ中に曝す事によって表面を整えることができる。例えば、ＡｒガスやＮ２ガスなどのプラズマを基板１１表面に作用させることで、基板１１表面に付着した有機物や酸化物を除去することができる。この場合、基板１１とチャンバとの間に電圧を印加すれば、プラズマ粒子が効率的に基板１１に作用する。
本発明者等が鋭意実験、検討を行なったところ、半導体層成膜時の基板１１の温度は、室温〜１２００℃の範囲とすることが好ましく、３００〜１０００℃の範囲とすることがより好ましく、５００〜８００℃の範囲とすることが最も好ましい。
基板１１の温度が上記下限未満だと、基板１１上でのマイグレーションが抑制され、結晶性の良いＩＩＩ族窒化物化合物半導体結晶を成膜することができない。基板１１の温度が上記上限を超えると、ＩＩＩ族窒化物化合物半導体結晶が分解する虞がある。
なお、本発明で説明する室温とは、工程の環境等にも影響される温度であるが、具体的な温度としては、０〜３０℃の範囲である。
本実施形態の製造方法では、上述のように、基板１１上に、ＩＩＩ族窒化物化合物半導体結晶からなる半導体層を、スパッタ法を用いてエピタキシャル成長させる際、半導体層の主組成であるＧａ元素からなるＧａターゲット４７ａ、及び、半導体層の従組成であるＡｌとドーパント元素のＭｇとを混合したＡｌＭｇターゲット４７ｂのそれぞれを用い、これらＧａターゲット４７ａ及びＡｌＭｇターゲット４７ｂに対して同時にパワーを印加する。これにより、半導体層へのドーピングを容易に行うことができるとともに、ドーピング量を調整するのが容易になるので、Ｇａ元素を含むターゲット材料の組成とドーパントとの混合バランスを適正化した状態としてスパッタを行なうことができ、均一性の良好なＩＩＩ族窒化物化合物半導体からなる半導体層を高効率で形成することが可能となる。
なお、本実施形態では、図５に示すような、チャンバ４１内に２種類のスパッタターゲット（Ｇａターゲット４７ａ、ＡｌＭｇターゲット４７ｂ）が備えられたスパッタ装置４０を例に説明しているが、本発明の製造方法はこれには限定されない。例えば、組成の異なる何種類かの膜を成膜する場合には、さらに複数のターゲットをチャンバ内に設置することにより、同一チャンバ内において、それぞれ所定の組成を有する複数の膜を、基板上に積層して成膜することが可能となる。スパッタ装置をこのような構成とすれば、製造装置を簡易化することができるとともに、工程時間を短縮することができ、高効率でスパッタ法による成膜処理を行うことが可能となる。
また、本実施形態では、ドーパントターゲットを、Ａｌ-ＭｇからなるＡｌＭｇターゲット４７ｂとして説明しているが、これには限定されず、ＧａＮ系半導体からなる発光素子の製造方法において、ドーピングターゲットは、各種元素を組み合わせた方法とすることが可能である。例えば、ドーパント元素をＳｉとし、半導体層における結晶組成の小さな元素をＩｎとしたＩｎ−Ｓｉからなるドーパントターゲットとすることもでき、その他、Ａｌ−ＳｉやＩｎ−Ｍｇからなるドーパントターゲットとすることも可能である。
また、本実施形態の発光素子の製造方法では、例えば、Ｇａターゲット４７ａ及び／又はＡｌＭｇターゲット４７ｂが液状化された状態としてスパッタし、成膜処理を行うこともできる。また、Ｇａターゲット４７ａ及びＡｌＭｇターゲット４７ｂの各々の、少なくとも表層４７ｃ、４７ｄが液状化された状態でスパッタを行なうことにより、高エネルギーの粒子を各スパッタターゲットから取り出して基板１１上に供給することができるとともに、これらＧａターゲット４７ａ及びＡｌＭｇターゲット４７ｂを、部分的に偏ること無く均一に使用することができる。これにより、基板１１上に、結晶性の良好なＩＩＩ族窒化物半導体からなる半導体層を、より高効率で成長させることが可能となる。
また、上述のように、ターゲットを液状化して使用する場合、Ｇａに取り込まれた酸素や窒素などの気体成分が、スパッタ処理中にチャンバ４１内に放出され、スパッタによる成膜処理に影響を及ぼす可能性がある。このような、気体成分によるスパッタ処理への影響を防止するため、スパッタターゲット４７をチャンバ４１内に設置した際に、スパッタターゲット４７に対して前処理を施し、脱ガスを促進させることが好ましい。
スパッタターゲット４７に施す前処理としては、例えば、スパッタターゲット４７を加熱することにより、ガス成分を気相中に排出させる方法とすることができ、また、チャンバ４１内の気相中に水素ガス等を流通させることにより、金属を還元させることで不純物を除去する方法とすることもできる。
また、本実施形態の製造方法では、スパッタターゲットにパワーを印加してプラズマを発生させ、スパッタターゲットの温度が上昇することにより、Ｇａからなるスパッタターゲットを液状化することができる。
また、基板１１を加熱する際に発生する熱によってもスパッタターゲット４７の温度は上昇する。この際、スパッタターゲット４７ａが２９℃以上に加熱することができれば、スパッタターゲット４７ａに印加するパワーを上記範囲未満とした場合でも、スパッタターゲット４７ａを液状化できるが、液状化するための温度に達しない場合には、スパッタターゲットを加熱するための図示略の加熱手段をチャンバ４１内に設けた構成としても良い。この場合に用いる加熱手段としては特に限定されず、電熱ヒータ等、適宜選択して用いることができる。
一般的に、スパッタ法を用いて基板上に複数の材料からなる層を積層する場合、その成膜に用いる材料を絞ったうえで専用のチャンバを設計し、複数のチャンバを備えたスパッタ装置を用いることにより、それぞれのチャンバの間で基板を移動させる方法とされていた。このような構成とした場合、工程で用いられるスパッタ装置が大掛かりになる虞があったが、本実施形態では、チャンバ内に複数のスパッタターゲットを設けて同時にパワーを印加する方法とすることにより、製造装置を大幅に簡易化することが可能となる。
［発光素子の積層構造］
以下、上述のように、チャンバ内に設けられたＧａターゲット及びＡｌＭｇターゲットを用いるとともに、これらＧａターゲット及びＡｌＭｇターゲットに対して同時にパワーを印加する方法により、基板１１上に、ＩＩＩ族元素としてＧａを含むＩＩＩ族窒化物化合物半導体からなる半導体層を成膜する、本実施形態の製造方法で得られる発光素子１の構成について詳述する。
＜基板＞
本実施形態において、基板１１に用いることができる材料としては、ＩＩＩ族窒化物化合物半導体結晶が表面にエピタキシャル成長される基板材料であれば、特に限定されず、各種材料を選択して用いることができる。例えば、サファイア、ＳｉＣ、シリコン、酸化亜鉛、酸化マグネシウム、酸化マンガン、酸化ジルコニウム、酸化マンガン亜鉛鉄、酸化マグネシウムアルミニウム、ホウ化ジルコニウム、酸化ガリウム、酸化インジウム、酸化リチウムガリウム、酸化リチウムアルミニウム、酸化ネオジウムガリウム、酸化ランタンストロンチウムアルミニウムタンタル、酸化ストロンチウムチタン、酸化チタン、ハフニウム、タングステン、モリブデン等が挙げられる。
なお、アンモニアを使用せずにバッファ層を成膜するとともに、アンモニアを使用する方法で後述のｎ型半導体層を構成する下地層を成膜することで、上記基板材料の内、高温でアンモニアに接触することで化学的な変性を引き起こすことが知られている酸化物基板や金属基板等を用いた場合には、詳細を後述するバッファ層がコート層としても作用するので、基板の化学的な変質を防ぐ点で効果的である。
また、一般的に、スパッタ法は基板の温度を低く抑えることが可能なので、高温で分解してしまう性質を持つ材料からなる基板を用いた場合でも、基板１１にダメージを与えることなく基板上への各層の成膜が可能である。
＜バッファ層＞
本実施形態の積層半導体１０は、基板１１上に、ＩＩＩ族窒化物化合物からなるバッファ層１２が成膜されている。バッファ層１２は、基板１１を高温における化学反応から守る目的や、基板１１の材料と後述の半導体層２０との格子定数の違いを緩和する目的、あるいは、結晶成長のための核生成を促すための層として形成される。
バッファ層１２は、基板１１の表面１１ａの少なくとも６０％以上を覆うように形成されていることが好ましく、１００％、即ち、基板１１の表面１１ａ上を隙間無く覆うように形成されていることが最も好ましい。バッファ層１２が基板１１の表面１１ａを覆う領域が小さくなると、基板１１が大きく露出した状態となり、バッファ層状に形成する半導体層に、ヒロックやピットを生じてしまう。
また、バッファ層１２は、基板１１の表面１１ａに加え、側面を覆うようにして形成しても良く、さらに、基板１１の裏面を覆うようにして形成しても良い。
バッファ層１２は、柱状結晶の集合体からなることがバッファ機能の面から好ましく、また、前記柱状結晶の各々のグレインの幅の平均値が、０．１〜１００ｎｍの範囲とされていることが、バッファ機能の面から好ましく、１〜７０ｎｍの範囲とされていることがより好ましい。
ＩＩＩ族窒化物化合物半導体の結晶は、六方晶系の結晶構造を有し、六角柱を基本とした集合組織を形成しやすい。特に、プラズマ化した金属材料を用いる成膜方法によって形成された膜は柱状結晶となりやすい。このような、柱状結晶からなるバッファ層１２を基板１１上に成膜した場合、バッファ層１２のバッファ機能が有効に作用するため、その上に成膜されたＩＩＩ族窒化物化合物半導体は良好な結晶性を持つ結晶膜となる。
なお、本発明で説明する柱状結晶とは、隣接する結晶粒との間に結晶粒界を形成して隔てられており、自身は縦断面形状として柱状になっている結晶のことをいう。
また、上述したグレインの幅とは、バッファ層１２が柱状グレインの集合体である場合は、結晶の界面と界面の距離のことをいい、グレインが島状に点在する場合には、結晶グレインが基板面に接する面の最も大きいさし渡しの長さを言う。
バッファ層１２の膜厚は、１０〜５００ｎｍの範囲とされていることが好ましく、２０〜１００ｎｍの範囲とされていることがより好ましい。
バッファ層１２の膜厚が１０ｎｍ未満だと、上述したようなバッファ機能が充分でなくなる。また、５００ｎｍを超える膜厚でバッファ層１２を形成し場合、バッファ層としての機能には変化が無いのにも関わらず、成膜処理時間が長くなり、生産性が低下する虞がある。
バッファ層１２を構成する材料としては、一般式ＡｌＧａＩｎＮで表されるＩＩＩ族窒化物化合物半導体であれば、どのような材料でも用いることができる。さらに、Ｖ族として、ＡｓやＰが含有される構成としても良い。
バッファ層１２は、Ａｌを含んだ組成とすることが好ましく、中でも、ＧａＡｌＮとすることが好ましい。この際、Ａｌの組成が５０％以上とされていることが好ましい。
また、バッファ層１２は、ＡｌＮからなる構成とすることにより、効率的に柱状結晶集合体とすることができるので、より好ましい。
＜半導体層＞
図１に示すように、本実施形態の積層半導体１０は、基板１１上に、上述のようなバッファ層１２を介して、窒化物系化合物半導体からなり、ｎ型半導体層１４、発光層１５及びｐ型半導体層１６からなる半導体層２０が積層されている。
そして、ｎ型半導体層１４には、ＩＩＩ族窒化物化合物半導体からなる下地層１４ａ及びｎ型コンタクト層１４ｂが備えられており、バッファ層１２上に下地層１４ａが積層されている。
ＩＩＩ族窒化物化合物半導体からなる下地層１４ａの上には、上述したように、図１に示す積層半導体１０のような機能性を持つ結晶積層構造を形成することができる。例えば、発光素子のための半導体積層構造を形成する場合、Ｓｉ、Ｇｅ、Ｓｎ等のｎ型ドーパントをドープしたｎ型導電性の層や、マグネシウム等のｐ型ドーパントをドープしたｐ型導電性の層等を積層することができる。また、材料としては、発光層等にはＩｎＧａＮを用いることができ、クラッド層等にはＡｌＧａＮを用いることができる。このように、下地層１４ａ上に、さらに機能を持たせたＩＩＩ族窒化物半導体結晶層を形成することにより、発光ダイオードやレーザダイオード、あるいは電子デバイス等の作製に用いられる、半導体積層構造を有するウェーハを作製することが出来る。
窒化物系化合物半導体としては、例えば一般式ＡｌＸＧａＹＩｎＺＮ１−ＡＭＡ（０≦Ｘ≦１、０≦Ｙ≦１、０≦Ｚ≦１で且つ、Ｘ＋Ｙ＋Ｚ＝１。記号Ｍは窒素（Ｎ）とは別の第Ｖ族元素を表し、０≦Ａ＜１である。）で表わされる窒化ガリウム系化合物半導体が多数知られており、本発明においても、それら周知の窒化ガリウム系化合物半導体を含めて一般式ＡｌＸＧａＹＩｎＺＮ１−ＡＭＡ（０≦Ｘ≦１、０≦Ｙ≦１、０≦Ｚ≦１で且つ、Ｘ＋Ｙ＋Ｚ＝１。記号Ｍは窒素（Ｎ）とは別の第Ｖ族元素を表し、０≦Ａ＜１である。）で表わされる窒化ガリウム系化合物半導体を何ら制限なく用いることができる。
窒化ガリウム系化合物半導体は、Ａｌ、ＧａおよびＩｎ以外に他のＩＩＩ族元素を含有することができ、必要に応じてＧｅ、Ｓｉ、Ｍｇ、Ｃａ、Ｚｎ、Ｂｅ、Ｐ、及びＡｓ等の元素を含有することもできる。さらに、意図的に添加した元素に限らず、成膜条件等に依存して必然的に含まれる不純物、並びに原料、反応管材質に含まれる微量不純物を含む場合もある。
「ｎ型半導体層」
ｎ型半導体層１４は、通常、前記バッファ層１２上に積層され、下地層１４ａ、ｎ型コンタクト層１４ｂ及びｎ型クラッド層１４ｃから構成される。なお、ｎ型コンタクト層は、下地層、及び／又は、ｎ型クラッド層を兼ねることが可能であるが、下地層が、ｎ型コンタクト層、及び／又は、ｎ型クラッド層を兼ねることも可能である。
（下地層）
本実施形態の下地層１４ａはＩＩＩ族窒化物化合物半導体からなる。
下地層１４ａの材料としては、必ずしも基板１１上に成膜されたバッファ層１２と同じである必要はなく、異なる材料を用いても構わないが、ＡｌＸＧａ１―ＸＮ層（０≦ｘ≦１、好ましくは０≦ｘ≦０．５、さらに好ましくは０≦ｘ≦０．１）から構成されることが好ましい。また、本発明者等が実験したところ、下地層１４ａに用いる材料として、Ｇａを含むＩＩＩ族窒化物化合物、即ちＧａＮ系化合物半導体が好ましいことが明らかとなった。
下地層１４ａは、必要に応じて、ｎ型不純物を１×１０１７〜１×１０１９／ｃｍ３の範囲内であれば、ドープされた構成としても良いが、アンドープ（＜１×１０１７／ｃｍ３）の構成とすることもでき、アンドープの方が良好な結晶性の維持という点で好ましい。
基板１１が導電性である場合には、下地層１４ａにドーパントをドープして導電性とすることにより、発光素子の上下に電極を形成することができる。一方、基板１１に絶縁性の材料を用いる場合には、発光素子の同じ面に正極及び負極の各電極が設けられたチップ構造をとることになるので、下地層１４ａはドープしない結晶とした方が、結晶性が良好となるので好ましい。ｎ型不純物としては、特に限定されないが、例えば、Ｓｉ、ＧｅおよびＳｎ等が挙げられ、好ましくはＳｉおよびＧｅが挙げられる。
（ｎ型コンタクト層）
本実施形態のｎ型コンタクト層１４ｂはＩＩＩ族窒化物化合物半導体からなる。
ｎ型コンタクト層１４ｂとしては、下地層１４ａと同様にＡｌＸＧａ１―ＸＮ層（０≦ｘ≦１、好ましくは０≦ｘ≦０．５、さらに好ましくは０≦ｘ≦０．１）から構成されることが好ましい。また、ｎ型不純物がドープされていることが好ましく、ｎ型不純物を１×１０１７〜１×１０１９／ｃｍ３、好ましくは１×１０１８〜１×１０１９／ｃｍ３の濃度で含有すると、負極との良好なオーミック接触の維持、クラック発生の抑制、良好な結晶性の維持の点で好ましい。ｎ型不純物としては、特に限定されないが、例えば、Ｓｉ、ＧｅおよびＳｎ等が挙げられ、好ましくはＳｉおよびＧｅである。また、上述したように、ｎ型コンタクト層１４ｂは、下地層を兼ねた構成とすることもできる。
下地層１４ａ及びｎ型コンタクト層１４ｂを構成する窒化ガリウム系化合物半導体は同一組成であることが好ましく、これらの合計の膜厚を０．１〜２０μｍ、好ましくは０．５〜１５μｍ、さらに好ましくは１〜１２μｍの範囲に設定することが好ましい。膜厚がこの範囲であると、半導体の結晶性が良好に維持される。
（ｎ型クラッド層）
上述のｎ型コンタクト層１４ｂと後述の発光層１５との間には、ｎ型クラッド層１４ｃを設けることが好ましい。ｎ型クラッド層１４ｃには、後述の発光層１５への電子供給、格子定数差の緩和、などの効果を持たせることができる。ｎ型クラッド層１４ｃは、ＡｌＧａＮ、ＧａＮ、ＧａＩｎＮ等により成膜することが可能であり、また、これらの構造のヘテロ接合や複数回積層した超格子構造としてもよい。ｎ型クラッド層１４ｃをＧａＩｎＮから成膜する場合には、発光の再吸収を防止する点から、発光層１５のＧａＩｎＮのバンドギャップよりも大きくすることが望ましいことは言うまでもない。
ｎ型クラッド層１４ｃのｎ型ドープ濃度は１×１０１７〜１×１０２０／ｃｍ３の範囲とされていることが好ましく、より好ましくは１×１０１８〜１×１０１９／ｃｍ３の範囲である。ドープ濃度がこの範囲であると、良好な結晶性の維持および発光素子の動作電圧低減の点で好ましい。
「ｐ型半導体層」
ｐ型半導体層１６は、通常、ｐ型クラッド層１６ａ及びｐ型コンタクト層１６ｂから構成される。また、ｐ型コンタクト層がｐ型クラッド層を兼ねる構成としてもよい。
（ｐ型クラッド層）
ｐ型クラッド層１６ａとしては、詳細を後述する発光層１５のバンドギャップエネルギーより大きくなる組成であり、発光層１５へのキャリアの閉じ込めができるものであれば特に限定されないが、好ましくは、ＡｌｄＧａ１−ｄＮ（０＜ｄ≦０．４、好ましくは０．１≦ｄ≦０．３）のものが挙げられる。ｐ型クラッド層１６ａが、このようなＡｌＧａＮからなると、発光層１５へのキャリアの閉じ込めの点で好ましい。
ｐ型クラッド層１６ａのｐ型ドープ濃度は、１×１０１８〜１×１０２１／ｃｍ３の範囲とされていることが好ましく、より好ましくは１×１０１９〜１×１０２０／ｃｍ３である。ｐ型ドープ濃度が上記範囲であると、結晶性を低下させることなく良好なｐ型結晶が得られる。
（ｐ型コンタクト層）
ｐ型コンタクト層１６ｂとしては、少なくともＡｌｅＧａ１−ｅＮ（０≦ｅ＜０．５、好ましくは０≦ｅ≦０．２、より好ましくは０≦ｅ≦０．１）を含んでなる窒化ガリウム系化合物半導体層である。Ａｌ組成が上記範囲であると、良好な結晶性の維持およびｐオーミック電極（後述の透光性電極１７を参照）との良好なオーミック接触の点で好ましい。
また、ｐ型ドーパントを１×１０１８〜１×１０２１／ｃｍ３の範囲の濃度で含有していると、良好なオーミック接触の維持、クラック発生の防止、良好な結晶性の維持の点で好ましく、より好ましくは５×１０１９〜５×１０２０／ｃｍ３の範囲である。
ｐ型不純物としては、特に限定されないが、例えば、好ましくはＭｇが挙げられる。
「発光層」
発光層１５は、ｎ型半導体層１４上に積層されるとともにｐ型半導体層１６がその上に積層される層である。発光層１５は、多重量子井戸構造、単一井戸構造、バルク構造等の各構造を採ることができる。
図１に示す例では、発光層１５は、６層の障壁層１５ａと５層の井戸層１５ｂとが交互に繰り返して積層され、発光層１５の最上層及び最下層に障壁層１５ａが配され、各障壁層１５ａ間に井戸層１５ｂが配される多重量子井戸構造とされている。
障壁層１５ａとしては、例えば、インジウムを含有した窒化ガリウム系化合物半導体からなる井戸層１５ｂよりもバンドギャップエネルギーが大きい窒化ガリウム系化合物半導体を、好適に用いることができる。
また、井戸層１５ｂには、インジウムを含有する窒化ガリウム系化合物半導体として、例えば、Ｇａ１−ｓＩｎｓＮ（０＜ｓ＜０．４）等の窒化ガリウムインジウムを用いることができる。
＜透光性正極＞
透光性正極１７は、上述のようにして作製される積層半導体１０のｐ型半導体層１６上に形成される透光性の電極である。
透光性正極１７の材質としては、特に限定されず、ＩＴＯ（Ｉｎ２Ｏ３−ＳｎＯ２）、ＡＺＯ（ＺｎＯ−Ａｌ２Ｏ３）、ＩＺＯ（Ｉｎ２Ｏ３−ＺｎＯ）、ＧＺＯ（ＺｎＯ−ＧｅＯ２）等の材料を、この技術分野でよく知られた慣用の手段で設けることができる。また、その構造も、従来公知の構造を含めて如何なる構造のものも何ら制限なく用いることができる。
透光性正極１７は、Ｍｇドープのｐ型半導体層１６上のほぼ全面を覆うように形成しても構わないし、隙間を開けて格子状や樹形状に形成しても良い。透光性正極１７を形成した後に、合金化や透明化を目的とした熱アニールを施す場合もあるが、施さなくても構わない。
＜正極ボンディングパッド及び負極＞
正極ボンディングパッド１８は、上述の透光性正極１７上に形成される電極である。
正極ボンディングパッド１８の材料としては、Ａｕ、Ａｌ、ＮｉおよびＣｕ等を用いた各種構造が周知であり、これら周知の材料、構造のものを何ら制限無く用いることができる。
正極ボンディングパッド１８の厚さは、１００〜１０００ｎｍの範囲内であることが好ましい。また、ボンディングパッドの特性上、厚さが大きい方が、ボンダビリティーが高くなるため、正極ボンディングパッド１８の厚さは３００ｎｍ以上とすることがより好ましい。さらに、製造コストの観点から５００ｎｍ以下とすることが好ましい。
負極１９は、基板１１上に、ｎ型半導体層１４、発光層１５及びｐ型半導体層１６が順次積層された半導体層において、ｎ型半導体層１４のｎ型コンタクト層１４ｂに接するように形成される。
このため、負極１９を形成する際は、ｐ型半導体層１６、発光層１５、及びｎ型半導体層１４の一部を除去してｎ型コンタクト層１４ｂの露出領域１４ｄを形成し、この上に負極１９を形成する。
負極１９の材料としては、各種組成および構造の負極が周知であり、これら周知の負極を何ら制限無く用いることができ、この技術分野でよく知られた慣用の手段で設けることができる。
以上説明したような、本実施形態のＩＩＩ族窒化物化合物半導体発光素子１の製造方法によれば、上記構成のように、スパッタ装置４０（チャンバ４１）内に、混晶の主組成であるＧａ元素からなるＧａターゲット４７ａ、及び、混晶の従組成の元素とドーパント元素（Ｍｇ）とが混合されてなるＡｌＭｇターゲット４７ｂをそれぞれ設けて同時にスパッタすることにより、ｐ型半導体層１６へのドーピングを容易に行うことができるとともに、ドーピング量を調整するのが容易になる。これにより、Ｇａ元素を含むターゲット材料の組成とドーパントとの混合バランスを適正化することができる。また、ｐ型半導体層１６を成膜する際の工程時間を短縮することが可能となるとともに、装置を簡便な構成とすることができる。
従って、基板１１上に、結晶性の良好なＩＩＩ族窒化物化合物からなる半導体層を効率良く成長させることができ、生産性に優れ安価であるとともに、優れた発光特性を備えたＩＩＩ族窒化物化合物半導体発光素子が得られる。
［ランプ］
以上説明したような、本発明に係るＩＩＩ族窒化物化合物半導体発光素子と蛍光体とを組み合わせることにより、当業者周知の手段によってランプを構成することができる。従来より、発光素子と蛍光体と組み合わせることによって発光色を変える技術が知られており、このような技術を何ら制限されることなく採用することが可能である。
例えば、蛍光体を適正に選定することにより、発光素子より長波長の発光を得ることも可能となり、また、発光素子自体の発光波長と蛍光体によって変換された波長とを混ぜることにより、白色発光を呈するランプとすることもできる。
また、ランプとしては、一般用途の砲弾型、携帯のバックライト用途のサイドビュー型、表示器に用いられるトップビュー型等、何れの用途にも用いることができる。
例えば、図４に示す例のように、同一面電極型のＩＩＩ族窒化物化合物半導体発光素子１を砲弾型に実装する場合には、２本のフレームの内の一方（図４ではフレーム３１）に発光素子１を接着し、また、発光素子１の負極（図３に示す符号１９参照）をワイヤー３４でフレーム３２に接合し、発光素子１の正極ボンディングパッド（図３に示す符号１８参照）をワイヤー３３でフレーム３１に接合する。そして、透明な樹脂からなるモールド３５で発光素子１の周辺をモールドすることにより、図４に示すような砲弾型のランプ３を作成することができる。
また、本発明に係るＩＩＩ族窒化物化合物半導体発光素子は、上述の発光素子の他、レーザ素子や受光素子等の光電気変換素子、又は、ＨＢＴやＨＥＭＴ等の電子デバイスなどに用いることができる。これらの半導体素子は、各種構造のものが多数知られており、本発明に係るＩＩＩ族窒化物化合物半導体発光素子の積層構造体の素子構造は、これら周知の素子構造を含めて何ら制限されない。
次に、本発明のＩＩＩ族窒化物化合物半導体発光素子の製造方法を、実施例によりさらに詳細に説明するが、本発明はこれらの実施例にのみ限定されるものではない。
［実施例１］
図１に、本実験例で作製したＩＩＩ族窒化物化合物半導体発光素子の積層半導体の断面模式図を示す。
本例では、サファイアからなる基板１１のｃ面上に、バッファ層１２としてＲＦスパッタ法を用いてＡｌＮからなる柱状結晶の集合体を形成し、その上に、ｎ型半導体層１４として、下地層１４ａ及びｎ型コンタクト層１４ｂを、ＲＦスパッタ法を用いて成膜し、また、ｎ型コンタクト層１４ｂ上に、ｎ型クラッド層１４ｃをＭＯＣＶＤ法によって成膜した。そして、この上に、ＭＯＣＶＤ法によって発光層１５を成膜し、該発光層１５上に、ｐ型半導体層１６として、ｐ型クラッド層１６ａ及びｐ型コンタクト層１６ｂを、スパッタ法を用いてこの順で積層した。
まず、片面のみをエピタキシャル成長に使用できる程度に鏡面研磨したサファイアからなる基板１１を、特に湿式等の前処理を行わずにスパッタ装置の中へ導入した。ここで、スパッタ装置としては、高周波式の電源を有し、また、ターゲット内でマグネットの位置を動かすことができる機構を有する装置を使用した。
そして、スパッタ装置内で基板１１を７５０℃まで加熱し、窒素ガスのみを１５ｓｃｃｍの流量で導入した後、チャンバ内の圧力を０．０８Ｐａに保持し、基板１１側に５０Ｗの高周波バイアスを印加し、窒素プラズマに晒すことによって基板１１表面を洗浄した。
次いで、スパッタ装置内にアルゴン及び窒素ガスを導入した後、基板１１の温度を５００℃まで低下させた。そして、基板１１側にバイアスを印加せず、１Ｗ／ｃｍ２のパワーを金属Ａｌターゲット側に印加し、炉内の圧力を０．５Ｐａに保ち、Ａｒガスを５ｓｃｃｍ、窒素ガスを１５ｓｃｃｍ流通させた条件下（ガス全体における窒素の比は７５％）で、サファイアからなる基板１１上にＡｌＮからなるバッファ層１２を成膜した。
ターゲット内のマグネットは、基板１１の洗浄時、及び成膜時の何れにおいても回転させた。
そして、予め測定した成膜速度（０．１２ｎｍ／ｓ）に従い、規定した時間の処理の後、５０ｎｍのＡｌＮ（バッファ層１２）を成膜後、プラズマ動作を停止し、基板１１の温度を低下させた。
次いで、バッファ層１２が成膜された基板１１をスパッタ装置から取り出して別のスパッタ装置に搬送し、ＧａＮ層（ＩＩＩ族窒化物半導体）が成膜されてなる試料を、スパッタ法を用いて以下の手順で作製した。ここで、ＧａＮ層を成膜するスパッタ装置としては、高周波式の電源を備え、四角形のＧａターゲット内をマグネットがスイープすることにより、磁場のかかる位置を動かすことができる機構を有する装置を使用した。また、Ｇａターゲット内には冷媒を流通させるための配管を設置し、配管内を２０℃に冷却した冷媒を流通させ、熱によるＧａの融解を防止した。
まず、チャンバ４１内にアルゴン及び窒素ガスを導入した後、ヒータ台４４を図示略の加熱手段によって加熱し、基板１１の温度を１０００℃まで昇温させた。そして、ヒータ台４４への電流供給により、基板１１側に０．５Ｗ／ｃｍ２の高周波バイアスを印加するとともに、１Ｗ／ｃｍ２のパワーをＧａターゲット４７ａに印加し、チャンバ内の圧力を０．５Ｐａに保ちながら、Ａｒガスを５ｓｃｃｍ、窒素ガスを１５ｓｃｃｍ流通させた条件（ガス全体に対する窒素の比は７５％）で、サファイアからなる基板１１上（バッファ層１２上）にＧａＮからなる層を成膜した。この際の成長速度は、おおよそ１ｎｍ／ｓであった。そして、６μｍのＧａＮ層を成膜後、プラズマを立てるのを停止した。
次いで、同様の条件にて、１×１０１９ｃｍ−３の電子濃度を持つ２μｍのＳｉドープＧａＮ層を成膜した。成膜の各条件はアンドープＧａＮ層と同様とし、チャンバ４１内に設置した図示略のＳｉターゲットに向けて、イオン銃から放出したイオンを照射してＳｉを取り出し、Ｓｉをドープした。
このような工程により、サファイアからなる基板１１上に、柱状構造を有し、ＡｌＮからなるバッファ層１２を形成し、その上に、アンドープで６μｍの膜厚のＧａＮ層（下地層１４ａ）、及び１×１０１９ｃｍ−３の電子濃度を持つ２μｍのＳｉドープＧａＮ層（ｎ型コンタクト層１４ｂ）を形成した試料を作製した。この試料は、無色透明のミラー状を呈した。
そして、この試料をＭＯＣＶＤ炉に導入して、この上のｎ型クラッド層１４ｃ、発光層１５を成膜した。
まず、上述のようにして成膜したｎ型コンタクト層１４ｂ上に、１×１０１８ｃｍ−３の電子濃度を持つ２０ｎｍのＩｎ０．１Ｇａ０．９Ｎ型クラッド層（ｎ型クラッド層１４ｃ）、を成膜した。そして、この上に、ＧａＮ障壁層に始まりＧａＮ障壁層に終わる積層構造であって、層厚を１６ｎｍとしたＧａＮからなる６層の障壁層１５ａと、層厚を３ｎｍとしたノンドープのＩｎ０．２Ｇａ０．８Ｎからなる５層の井戸層１５ｂとが交互に積層されてなる発光層（多重量子井戸構造）１５を成膜した。
そして、基板１１上に、バッファ層１２、ｎ型半導体層１４及び発光層１５がこの順で積層された試料の上に、更にｐ型半導体層１６を成膜するため、図５に示すような、高周波式の電源４８を備え、チャンバ４１内に、Ｇａ元素からなるＧａターゲット４７ａ、及び、半導体層の従組成であるＡｌとドーパント元素のＭｇとを混合したＡｌＭｇターゲット４７ｂの各々がプラズマ励起用の電極４３ａ、４３ｂ上に各々載置されて設けることができる構成のスパッタ装置に導入した。
そして、Ｇａターゲット４７ａ及びＡｌＭｇターゲット４７ｂに対して同時にパワーを印加することにより、まず、発光層１５上に、５ｎｍのＭｇをドープしたＡｌ０．１Ｇａ０．９Ｎからなるｐ型クラッド層１６ａを成膜し、この上に、膜厚２００ｎｍのＭｇドープＡｌ０．０２Ｇａ０．９８Ｎからなるｐ型コンタクト層１６ｂを成膜し、ｐ型半導体層１６を形成した。ここで、ＭｇドープＡｌ０．０２Ｇａ０．９８Ｎからなるｐ型コンタクト層１６ｂは、ｐ型キャリアを活性化するためのアニール処理を行わなくてもｐ型特性を示した。
このような工程により、最終的に、図１に示すようなＩＩＩ族窒化物化合物半導体発光素子用のエピタキシャル層構造を有するエピタキシャルウェーハ（積層半導体１０）を作製した。
次いで、上述のような工程で作製されたエピタキシャルウェーハ（図１の積層半導体１０参照）を用いて、半導体発光素子の一種である発光ダイオードを作製した（図２及び３の発光素子１を参照）。
まず、作製したウェーハ（積層半導体１０）について、公知のフォトリソグラフィーによってＭｇドープＡｌ０．０２Ｇａ０．９８Ｎからなるｐ型コンタクト層１６ｂの表面上に、ＩＴＯからなる透光性正極１７と、その上に透光性正極１７表面側から順にチタン、アルミニウム、金を積層した構造を有する正極ボンディングパッド１８を形成した。また、ウェーハの一部にドライエッチングを施し、ｎ型コンタクト層１４ｂ上の露出領域１４ｄを露出させ、この部分にＮｉ、Ａｌ、Ｔｉ、及びＡｕの４層よりなる負極１９を作製した。これらの工程により、ウェーハ上に、図２及び３に示すような形状を持つ各電極を作製した。
そして、上述のようにしてｐ型半導体層１４及びｎ型半導体層１６の両方に電極を形成したウェーハについて、基板１１の裏側を研削及び研磨してミラー状の面として３５０μｍ角の正方形のチップに切断し、各電極が上になるようにリードフレーム上に載置し、金線でリードフレームに結線することにより、半導体発光素子とした。この半導体発光素子（発光ダイオード）の正極ボンディングパッド１８及び負極１９の電極間に順方向電流を流したところ、電流２０ｍＡにおける順方向電圧は３．０Ｖであった。また、ｐ型半導体層１６側の透光性正極１７を通して発光状態を観察したところ、発光波長は４６０ｎｍであり、発光出力は１５ｍＷを示した。このような発光ダイオードの発光特性は、ウェーハのほぼ全面から作製された発光ダイオードについて、ばらつきなく得られた。
［比較例１］
本例では、ｐ型半導体層１６の成膜に用いるスパッタ装置として、Ｇａ元素、Ａｌ並びにＭｇが同一ターゲット内で混合されてなるスパッタターゲットが備えられた装置を用いた点を除き、実施例１と同様にして、サファイアからなる基板のｃ面上に、スパッタ法でＡｌＮからなる柱状結晶の集合体からなるバッファ層を形成し、その上に、スパッタ法で下地層及びｎ型コンタクト層を成膜し、この上にＭＯＣＶＤ法を用いてｎ型クラッド層を成膜した後、該ｎ型クラッド層上にＭＯＣＶＤ法を用いて発光層１５を成膜し、さらにこの上に、スパッタ法を用いてｐ型クラッド層及びｐ型コンタクト層をこの順で成膜した。そして、反応装置からウェーハを取り出したところ、ウェーハの表面が鏡面であることが確認できた。
そして、このようにして作製したウェーハに、実施例１と同様にして、ＩＴＯからなる透光性正極を形成し、さらに正極ボンディングパッド及び負極を形成した後、基板の裏側を研削及び研磨してミラー状の面として３５０μｍ角の正方形のチップに切断し、各電極が上になるようにリードフレーム上に載置して金線でリードフレームに結線することにより、半導体発光素子とした。
比較例１の発光素子（発光ダイオード）の正極ボンディングパッド及び負極の電極間に順方向電流を流したところ、電流２０ｍＡにおける順方向電圧は３．１Ｖであった。また、ｐ型半導体層側の透光性正極を通して発光状態を観察したところ、発光波長は４７０ｎｍであり、発光出力は１４．５ｍＷを示した。このような発光ダイオードの発光特性は、ウェーハのほぼ全面から作製された発光ダイオードについて、ばらつきなく得られた。
比較例１の発光素子は、発光特性に関しては、実施例１の発光素子と比べ、特に大きく劣るものではなかったが、上述の比較例１の方法により、同構造のウェーハを６４３枚作製したところ、Ｍｇのドープ量が安定せず、全６４３枚のウェーハ中３２枚のウェーハが、順方向電圧Ｖｆが高いという不具合が生じた。このため、実施例１の発光素子の製造方法に比べ、歩留まりの低い方法であることが明らかとなった。
［比較例２］
本例では、ＭＯＣＶＤ装置を用いてｐ型半導体層１６の成膜を行なった点を除き、実施例１と同様にしてウェーハ（積層半導体）を作製した。そして、反応装置からウェーハを取り出したところ、ウェーハの表面が鏡面であることが確認できた。
そして、このようにして作製したウェーハに、実施例１と同様にして透光性正極を形成し、さらに正極ボンディングパッド及び負極を形成した後、基板の裏側を研削及び研磨してミラー状の面として３５０μｍ角の正方形のチップに切断し、各電極が上になるようにリードフレーム上に載置して金線でリードフレームに結線することにより、半導体発光素子とした。
比較例２の発光素子（発光ダイオード）の正極ボンディングパッド及び負極の電極間に順方向電流を流したところ、電流２０ｍＡにおける順方向電圧は３．４Ｖであった。また、ｐ型半導体層側の透光性正極を通して発光状態を観察したところ、発光波長は４６０ｎｍであり、発光出力は１４．５ｍＷを示した。このような発光ダイオードの発光特性は、ウェーハのほぼ全面から作製された発光ダイオードについて、ばらつきなく得られた。
比較例２の発光素子は、発光特性に関しては、実施例１の発光素子と比べ、特に大きく劣るものではなかったが、上述の比較例２の方法は大掛かりで高価なＭＯＣＶＤ装置を用いる方法であるため、工程スペースを占有するとともにメンテナンスに工数を要した。このため、実施例１の製造方法で作製した発光素子に比べ、作製コスト面で高価となり、比較例２の方法で発光素子を量産した場合には、さらにコスト差が広がることが明らかとなった。
以上の結果により、本発明に係るＩＩＩ族窒化物化合物半導体発光素子が、生産性に優れ、また、優れた発光特性を備えていることが明らかである。
本発明で得られるＩＩＩ族窒化物化合物半導体発光素子は、良好な結晶性を持つＩＩＩ族窒化物化合物半導体結晶からなる表面層を有している。
従って、優れた発光特性を有する発光ダイオード、レーザダイオード、或いは電子デバイス等の半導体素子を作製することが可能となる。
本発明に係るＩＩＩ族窒化物化合物半導体発光素子の一例を模式的に説明する図であり、積層半導体の断面構造を示す概略図である。 本発明に係るＩＩＩ族窒化物化合物半導体発光素子の一例を模式的に説明する図であり、平面構造を示す概略図である。 本発明に係るＩＩＩ族窒化物化合物半導体発光素子の一例を模式的に説明する図であり、断面構造を示す概略図である。 本発明に係るＩＩＩ族窒化物化合物半導体発光素子を用いて構成したランプを模式的に説明する概略図である。 本発明に係るＩＩＩ族窒化物化合物半導体発光素子の製造方法の一例を模式的に説明する図であり、チャンバ内にＧａターゲット及びＡｌＭｇターゲットが設けられたスパッタ装置の構造を示す概略図である。
符号の説明
１…ＩＩＩ族窒化物化合物半導体発光素子、１０…積層半導体、１１…基板、１１ａ…表面（基板表面）、１２…バッファ層、１４…ｎ型半導体層、１５…発光層、１６…ｐ型半導体層、１７…透光性正極、３…ランプ、４０…スパッタ装置、４１…チャンバ、４３…電極、４４…ヒータ台、４５、４６ａ、４６ｂ…マッチングボックス、４７ａ…Ｇａターゲット（スパッタターゲット）、４７ｂ…ＡｌＭｇターゲット（スパッタターゲット）、４７ｃ、４７ｄ…表層、４８…電源

Claims (15)

  1. ＩＩＩ族窒化物半導体層を有するＩＩＩ族窒化物化合物半導体発光素子の製造方法であって、
    前記半導体層の少なくとも一部をスパッタ法によって形成する工程を含み、
    前記ｐ型半導体層をスパッタ法によって成膜する際、スパッタターゲットとして、Ｇａ元素を含有するＧａターゲット、及び、前記ｐ型半導体層に含有される元素の内、結晶組成の小さな元素とドーパント元素とが混合されてなるドーパントターゲットを用い、前記Ｇａターゲット及び前記ドーパントターゲットに対して同時にパワーを印加することを特徴とするＩＩＩ族窒化物化合物半導体発光素子の製造方法。
  2. 前記ドーパントターゲットは、ドーパント元素がＭｇであり、前記結晶組成の小さな元素がＡｌであることを特徴とする請求項１に記載のＩＩＩ族窒化物化合物半導体発光素子の製造方法。
  3. 前記ｐ型半導体層を成膜する際にスパッタターゲットに印加するパワーを、高周波方式、又はパルスＤＣ方式によって印加することを特徴とする請求項１又は２に記載のＩＩＩ族窒化物化合物半導体発光素子の製造方法。
  4. 前記ｐ型半導体層を成膜する際、スパッタターゲットに対し、磁場を回転させるか、又は磁場を揺動させることを特徴とする請求項１〜３の何れか１項に記載のＩＩＩ族窒化物化合物半導体発光素子の製造方法。
  5. 窒化物原料をリアクタ内に流通させるリアクティブスパッタ法によって前記ｐ型半導体層を成膜することを特徴とする請求項１〜４の何れか1項に記載のＩＩＩ族窒化物化合物半導体発光素子の製造方法。
  6. 前記窒化物原料として窒素を用いることを特徴とする請求項５に記載のＩＩＩ族窒化物化合物半導体発光素子の製造方法。
  7. 基板上に柱状結晶からなるバッファ層を形成し、該バッファ層上に前記半導体層を形成することを特徴とする請求項１〜６の何れか1項に記載のＩＩＩ族窒化物化合物半導体発光素子の製造方法。
  8. 前記バッファ層を、ＩＩＩ族元素としてＡｌを含有するＩＩＩ族窒化物化合物で形成することを特徴とする請求項７に記載のＩＩＩ族窒化物化合物半導体発光素子の製造方法。
  9. 前記バッファ層を、ＡｌＮで形成することを特徴とする請求項８に記載のＩＩＩ族窒化物化合物半導体発光素子の製造方法。
  10. 前記バッファ層を、前記基板の表面の少なくとも９０％以上を覆うように形成することを特徴とする請求項７〜９の何れか1項に記載のＩＩＩ族窒化物化合物半導体発光素子の製造方法。
  11. 前記バッファ層を構成する柱状結晶のグレインの幅が０．１〜１００ｎｍの範囲であることを特徴とする請求項７〜１０の何れか1項に記載のＩＩＩ族窒化物化合物半導体発光素子の製造方法。
  12. 前記バッファ層の膜厚が１０〜５００ｎｍの範囲であることを特徴とする請求項７〜１１の何れか1項に記載のＩＩＩ族窒化物化合物半導体発光素子の製造方法。
  13. 前記基板にサファイアを用いることを特徴とする請求項７〜１２の何れか1項に記載のＩＩＩ族窒化物化合物半導体発光素子の製造方法。
  14. 請求項１〜１３の何れか１項に記載の製造方法で得られるＩＩＩ族窒化物化合物半導体発光素子。
  15. 請求項１４に記載のＩＩＩ族窒化物化合物半導体発光素子が用いられてなるランプ。

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008153619A (ja) * 2006-11-24 2008-07-03 Showa Denko Kk Ｉｉｉ族窒化物化合物半導体発光素子の製造装置、ｉｉｉ族窒化物化合物半導体発光素子の製造方法、及びｉｉｉ族窒化物化合物半導体発光素子、並びにランプ

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008109084A (ja) * 2006-09-26 2008-05-08 Showa Denko Kk Ｉｉｉ族窒化物化合物半導体発光素子の製造方法、及びｉｉｉ族窒化物化合物半導体発光素子、並びにランプ
JP4714712B2 (ja) * 2007-07-04 2011-06-29 昭和電工株式会社 Ｉｉｉ族窒化物半導体発光素子及びその製造方法、並びにランプ
JP5272390B2 (ja) * 2007-11-29 2013-08-28 豊田合成株式会社 Ｉｉｉ族窒化物半導体の製造方法、ｉｉｉ族窒化物半導体発光素子の製造方法、及びｉｉｉ族窒化物半導体発光素子、並びにランプ
KR101159995B1 (ko) * 2008-03-13 2012-06-25 쇼와 덴코 가부시키가이샤 Ⅲ족 질화물 반도체 소자 및 그 제조 방법, ⅲ족 질화물 반도체 발광 소자 및 그 제조 방법, 및 램프
TWI415295B (zh) * 2008-06-24 2013-11-11 Advanced Optoelectronic Tech 半導體元件的製造方法及其結構
CN101777616A (zh) * 2010-01-29 2010-07-14 上海大学 氧化锌基透明电极发光二极管及其制作方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001035805A (ja) * 1999-07-19 2001-02-09 Sony Corp Ｉｉｉ族ナイトライド化合物半導体薄膜およびその形成方法、並びに半導体素子およびその製造方法
JP2005167859A (ja) * 2003-12-04 2005-06-23 Murata Mfg Co Ltd 弾性波素子の製造方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3026087B2 (ja) 1989-03-01 2000-03-27 豊田合成株式会社 窒化ガリウム系化合物半導体の気相成長方法
JPH088217B2 (ja) 1991-01-31 1996-01-29 日亜化学工業株式会社 窒化ガリウム系化合物半導体の結晶成長方法
US5290393A (en) 1991-01-31 1994-03-01 Nichia Kagaku Kogyo K.K. Crystal growth method for gallium nitride-based compound semiconductor
JP3063289B2 (ja) 1991-09-30 2000-07-12 前田建設工業株式会社 梁を連設した鋼管柱の構築方法
JP3700492B2 (ja) 1999-09-21 2005-09-28 豊田合成株式会社 Ｉｉｉ族窒化物系化合物半導体素子
US6713789B1 (en) * 1999-03-31 2004-03-30 Toyoda Gosei Co., Ltd. Group III nitride compound semiconductor device and method of producing the same
JP3440873B2 (ja) 1999-03-31 2003-08-25 豊田合成株式会社 Ｉｉｉ族窒化物系化合物半導体素子の製造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001035805A (ja) * 1999-07-19 2001-02-09 Sony Corp Ｉｉｉ族ナイトライド化合物半導体薄膜およびその形成方法、並びに半導体素子およびその製造方法
JP2005167859A (ja) * 2003-12-04 2005-06-23 Murata Mfg Co Ltd 弾性波素子の製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008153619A (ja) * 2006-11-24 2008-07-03 Showa Denko Kk Ｉｉｉ族窒化物化合物半導体発光素子の製造装置、ｉｉｉ族窒化物化合物半導体発光素子の製造方法、及びｉｉｉ族窒化物化合物半導体発光素子、並びにランプ

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