TWI415295B - 半導體元件的製造方法及其結構 - Google Patents
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Description
本發明係有關於一種半導體元件的製造方法，特別是有關於一種可用以降低元件內部差排缺陷的半導體元件的製造方法。
由於Ⅲ族氮化物半導體材料之發光光譜涵蓋可見光至紫外光之間的波長，再加上Ⅲ族氮化物半導體材料係為直接躍遷型半導體，而被廣泛應用於發光二極體(LED)或雷射二極體(LD)等發光元件上。
目前用來製造較高品質之Ⅲ族氮化物半導體元件的技術中，通常將Ⅲ族氮化物半導體層成長於適合卻非理想的基板上，目前此類基板包含(但不限制為)藍寶石、矽、GaAs或碳化矽等異質磊晶基板，然而所有異質磊晶基板在高品質Ⅲ族氮化物半導體層的沉積中產生晶格與熱不匹配的挑戰。晶格不匹配係由晶體中原子的間距差異所造成，熱不匹配係由不同材料間熱膨脹係數的差異所造成。
通常碳化矽材料與GaN系化合物的晶格係數差異約3%左右，藍寶石材料與GaN系化合物的晶格係數差異約13%左右，而於磊晶製程中，此晶格不匹配的情形往往會產生差排問題，意即於元件內部
存在著縱向(與基板面垂直的方向)貫穿的線差排缺陷。其中，於Ⅲ族氮化物半導體元件中通常存在有密度為109 cm-2左右的線差排缺陷情形，如此大量的差排會通過組成相異之Ⅲ族氮化物半導體各層而轉移至元件最上層，最終導致元件的破裂。上述種種問題，常使得雷射二極體的閥值電流、發光二極體與雷射二極體的元件壽命以及元件的可靠度等特性的良率大大降低。
此外，熱不匹配亦應受到重視。通常在Ⅲ族氮化物半導體材料生長於基板後，當樣品冷卻至室溫時，熱膨脹(收縮)速率的差異在兩種材料間的介面處產生高度的應力，且應力量直接與所沉積的膜層厚度有關，膜層越厚則應力越大。例如藍寶石較GaN具有更高的熱膨脹係數，因此當藍寶石基板與GaN層冷卻時，介面處的不匹配問題使得GaN受到壓應力而藍寶石受到張應力，且當膜厚超過10微米時，應力等級超過GaN的斷裂程度，可能會產生膜層之破裂情形。
廣泛缺陷(線差排、錯位堆疊等)的存在導致元件效能大幅地惡化並導致操作壽命縮短。更具體而言，差排的行為類似非輻射複合中心，因此降低了由該些材料所致成之發光二極體以及雷射二極體的發光效率，且差排的問題亦增加了暗電流。雖然線差排問題並未妨礙高亮度發光二極體的發展，但差排會在p-n接面元件，如高電子遷移率電晶體、場效電晶體以及其他電元件中引起過量的逆偏壓漏電流。又差排可具有載子之強散射中心的作用，因此降低了電子與電洞的遷移率，限制了許多半導體元件的效能。
如美國專利US6534332，揭露一種GaN薄層的製造方法。請參考第
一圖之結構示意圖100，其詳細的方法係為：首先在高溫(大於950℃的溫度)的磊晶環境下成長一第一GaN層150於表面具有低溫成長之緩衝層130的基板110上，再於溫度約為700℃~900℃的中溫磊晶環境下成長一GaN中間層(IT-IL)170，之後再覆蓋一層高溫成長之第二GaN層190於GaN中間層170上，其目的係藉由此中溫磊晶條件下所形成的GaN中間層170來改善磊晶品質。然而，由於緩衝層130、第一GaN層150以及GaN中間層170皆為氮化鎵系材料，底層之差排缺陷容易貫穿該GaN中間層170而延伸至元件內部，而導致降低缺陷的效果不佳。
再者，美國專利US7135716提出一種發光二極體，其特徵係在發光二極體內部形成一極性轉換層(Polarity Conversion Layer)。然而，此一發明所提出之極性轉換層係位於非結晶緩衝層(amorphous buffer layer)之上，會導致降低材料內部之缺陷密度的效果反而因此減低。另外，上述發明使用之(AlxInyGaz)Mg3-(x+y+z)N2與SiaMg3-aN2為II-III族氮化物或II-IV族氮化物材料，有別於單純之III族氮化合物材料，其成長條件較為複雜及嚴苛，更不利於製造生產。
有鑑於此，仍有必要開發新的半導體元件結構或新的半導體元件製程方法，以達到降低半導體元件內部缺陷之目標，並改善製程的良率，提升元件的可靠度與元件壽命，以符合市場需求。
本發明提供一種半導體元件的製造方法，並利用於磊晶製程中高濃度摻雜物質的方式所形成之置入層，降低元件內部的差排缺陷
。
本發明提供一種半導體元件的製造方法，包含：提供一緩衝層，並形成一第一半導體層於緩衝層表面，接著，利用在磊晶製程中高濃度摻雜物質的方式以形成一置入層於第一半導體層表面，而後，覆蓋一第二半導體層於上述置入層上，其中形成該置入層與覆蓋該第二半導體層為一組程序，最後，再於第二半導體層上成長一半導體發光元件。
本發明所提供之另一種半導體元件的製造方法，包含：提供一緩衝層，並形成一第一半導體層於緩衝層表面，接著，於磊晶過程中利用高濃度摻雜物質的方式形成一第一置入層於第一半導體層表面，而後覆蓋一第二半導體層於第一置入層表面，再利用於磊晶製程中高濃度摻雜物質的方式形成一第二置入層於第二半導體層表面，並覆蓋一第三半導體層於第二置入層上，其中，形成第二置入層與覆蓋第三半導體層為一組程序，最後，再於第三半導體層上成長一半導體發光元件。
本發明提供一種降低半導體元件內部缺陷的結構，包含：一第一半導體層、一置入層、一第二半導體層與一半導體發光元件，置入層位於該第一半導體層表面，第二半導體層位於置入層上，半導體發光元件位於第二半導體層上，其中置入層與第二半導體層為一組次結構。
本發明提供一種降低半導體元件內部缺陷的結構，包含：一第一半導體層、一第一置入層、一第二半導體層、一第二置入層、一
第三半導體層與一半導體發光元件，第一置入層位於第一半導體層表面，第二半導體層位於第一置入層上，第二置入層位於第二半導體層表面，第三半導體層位於第二置入層上，半導體發光元件位於第三半導體層上，其中第二置入層與第三半導體層為一組次結構。
本發明所提供之降低元件內部缺陷的方法，全部製程皆於磊晶反應器內完成，不需額外的黃光微影製程，減少元件受到污染的機會。
本發明所提供之置入層，可用以改善發光元件之發光特性以及電氣特性。
100‧‧‧具有GaN(IT-IL)層的半導體元件結構
110‧‧‧基板
130‧‧‧緩衝層
150‧‧‧第一GaN層
170‧‧‧GaN中間層(IT-IL)
190‧‧‧第二GaN層
210‧‧‧於基板上形成一Ⅲ族氮化物半導體緩衝層
220‧‧‧於緩衝層上形成一第一Ⅲ族氮化物半導體層
230‧‧‧於第一Ⅲ族氮化物半導體層表面，利用於磊晶製程中高濃度摻雜物質的方式形成一Ⅲ族氮化物置入層
240‧‧‧覆蓋一層第二Ⅲ族氮化物半導體層於上述Ⅲ族氮化物置入層上
250‧‧‧於第二Ⅲ族氮化物半導體層上形成一Ⅲ族氮化物半導體發光元件結構
310‧‧‧具有島狀結構之半導體元件
320~340‧‧‧於置入層上進行後續半導體層的成長情形，以及線差排密度減少之示意圖
500‧‧‧降低半導體元件內部缺陷的結構
510‧‧‧基板
520‧‧‧半導體緩衝層
530‧‧‧第一半導體層
540a‧‧‧第一置入層
540b‧‧‧第二置入層
550a‧‧‧第二半導體層
550b‧‧‧第三半導體層
560‧‧‧半導體發光元件
562‧‧‧N型Ⅲ族氮化物半導體導電層
564‧‧‧Ⅲ族氮化物半導體發光層
566‧‧‧P型Ⅲ族氮化物半導體電子阻擋層
568‧‧‧P型Ⅲ族氮化物半導體導電層
第一圖係為美國專利US6534332中所揭露的一種具有中溫成長之GaN中間層(IT-IL)的結構示意圖。
第二圖係為根據本發明所提供之半導體元件的製造方法所建構的一種製程流程圖。
第三圖係為於本發明中，成長一島狀結構與覆蓋於置入層上之半導體層的形成情形以及元件內部缺陷密度示意圖。
第四A圖係為根據本發明所建構之覆蓋於具有Ⅱ族原子摻雜濃度為8.8×1021 cm-3的第一置入層之第二半導體層表面型態圖。
第四B圖係為根據本發明所建構之覆蓋於具有Ⅱ族原子摻雜濃度為2.9×1021 cm-3的第一置入層之第二半導體層表面型態圖。
第四C圖係為根據本發明所建構之覆蓋於具有Ⅱ族原子摻雜濃度為1.5×1021 cm-3的第一置入層之第二半導體層表面型態圖。
第四D圖係為根據本發明所建構之覆蓋於具有Ⅱ族原子摻雜濃度為8.8×1020 cm-3的第一置入層之第二半導體層表面型態圖。
第四E圖係為根據本發明所建構之覆蓋於具有Ⅱ族原子摻雜濃度為6.3×1020 cm-3的第一置入層之第二半導體層表面型態圖。
第四F圖係為根據本發明所建構之覆蓋於具有Ⅱ族原子摻雜濃度為4.9×1020 cm-3的第一置入層之第二半導體層表面型態圖。
第五A圖係為根據本發明所建構之一種降低半導體元件內部缺陷的結構(具有一層置入層)。
第五B圖係為根據本發明所建構之一種降低半導體元件內部缺陷的結構(具有兩層置入層)。
本發明在此所探討的方向為一種半導體元件的製造方法。為了能徹底地瞭解本發明，將在下列的描述中提出詳盡的步驟及其組成。顯然地，本發明的施行並未限定於半導體元件之技藝者所熟習的特殊細節。另一方面，眾所周知的組成或步驟並未描述於細節中，以避免造成本發明不必要之限制。本發明的較佳實施例會詳細描述如下，然而除了這些詳細描述之外，本發明還可以廣泛地施行在其他的實施例中，且本發明的範圍不受限定，其以之後的專利範圍為準。
美國專利US6861270，揭露一種用以提高發光效率之氮化鎵系複
合半導體元件。其主要方法係於基板上依序成長一n型AlGaN半導體層、一未摻雜之AlGaN半導體層與一p型AlGaN半導體層，並於n型AlGaN半導體層表面，即於未摻雜之AlGaN半導體層間形成一不連續的空間微擾層(Ga、Al)其目的係利用該空間微擾層來擾動發光層的能帶間隙，以此提昇元件的發光效率。
美國專利US6462357，揭露一種Ⅲ族氮化物複合半導體元件，可用以降低Ⅲ族氮化物於磊晶時所發生的膜層間的晶格錯位(dislocation)情形。其詳細的方法係利用成長一Ⅱ族氮化物〔(Be,Mg,Ca,Sr,Ba,Zn,Cd,Hg)N〕複合單晶島狀層於基板或基板上的Ⅲ族氮化物半導體層，藉此單晶島狀結構降低晶格錯位情形，並藉由調整Ⅱ族氮化物其成長時的溫度參數與時間參數來控制在單晶島狀層中單晶島狀結構的大小與分佈密度。然而，單晶成長條件較為嚴苛，亦不易製作，且由於此發明所使用的材料特性，使的磊晶過程中可調變條件變少，大大降低最佳化元件的取得。
美國專利US6627974，揭露一種具有T型結構之氮化物半導體元件，用以抑制於成長氮化物半導體元件中所產生之不利的效應。其詳細方法，係為在位於基板上之氮化物半導體層表面，利用化學氣相沉積(CVD)、濺鍍等方法成長一保護層，再利用黃光微影製程使保護層具有特定形狀，例如條紋、格紋或島狀結構。隨後，氮化物半導體層自保護層之空隙向上與橫向成長，並在完全覆蓋保護層之前停止，以形成T型結構之氮化物半導體層。之後，在此一T型結構上即可繼續形成其他的半導體層，以減少半導體
間的差排缺陷，其中，該保護層選擇使用較不易使氮化物半導體材料成長於其上的材質(SiOx，SixNy，TiOx或ZrOx)，且因上述特性而使得兩相鄰保護層間得以形成T型氮化物半導體結構。然而，此專利所提供的製程繁瑣，且此專利所利用之CVD、濺鍍或黃光微影等製程，存在汙染晶片成長面的可能性。
美國專利US6345063所使用之遮罩層(patterned mask layer)為氧化矽(SiO2)或氮化矽(SiN)，且上述遮罩層係由MOCVD以外的製程所形成，製程繁瑣，且存在有汙染晶片成長面的可能性。此外，此專利主張將InGaN層直接成長於遮罩層上，此則不易形成品質良好的磊晶層。
美國專利US6794210，主張使用反介面活性材料(anti-surfactant)將基板或氮化鎵薄膜進行改質，以使成長於其上的薄膜能減少差排缺陷的密度。其詳細的方法係為：於基板上形成一氮化鎵(GaN)系複合半導體層，接著利用Si等反介面活性材料將上述GaN系複合半導體層部份表面進行改質，未改質的氮化鎵系複合半導體層表面處則形成島狀結構，有進行改質的部份形成空穴空間，其目的係利用該些空穴阻斷來自於氮化鎵系複合半導體層的差排缺陷，使其不至於延伸至後續的磊晶層。然而，此專利中所提及的改質製程中需將Ga源(TMGa)與氨氣的供應暫時停止，此舉反而易使磊晶薄膜受到損壞。
綜觀上述先前專利之缺失係為：缺陷阻礙層與其他磊晶層皆為GaN系材料，則降低缺陷的效果不佳；單晶成長製程不易，且因材料特性減少製程可調變參數，降低最佳化元件的取得；製程繁
瑣，且需利用額外的製程來形成缺陷阻礙層，存在有汙染晶片成長面的可能性等問題，因此，本發明提供一全程於磊晶製程中即可成長之具有缺陷阻擋層(於本發明中以第一置入層作為缺陷阻擋層)之半導體元件，以降低元件內部因晶格不匹配所產生的差排問題，該缺陷阻擋層之製程簡易，並可避免上述問題。
本發明提供一種半導體元件的製造方法，包含：提供一緩衝層，並形成一第一半導體層於緩衝層表面，接著，利用在磊晶製程中高濃度摻雜物質的方式以形成一第一置入層於第一半導體層表面，而後，覆蓋一第二半導體層於上述第一置入層上，最後，再於第二半導體層上成長一半導體發光元件。其中上述之形成第一置入層與覆蓋第二半導體層為一組程序，則於成長上述半導體發光元件於第二半導體層之前，更包含執行複數次該組程序。以此製造方法所形成之介於第一半導體層與半導體發光元件之間的第一置入層以及作為覆蓋層的第二半導體層，可有一組第一置入層以及作為覆蓋層的第二半導體層，或可有二組以上的第一置入層以及作為覆蓋層的第二半導體層。
此外，於本發明中所揭露之緩衝層、第一半導體層、第一置入層、第二半導體層，係為Ⅲ族氮化物半導體材料或AlxInyGa1-x-yN，其中0≦x,y≦1，並且上述之第一半導體層與第二半導體層皆可為單層(single layer)或多層(multiple layers)之半導體結構。
為了更清楚地描述上述製程，本發明提供另一種包含二組第一置入層以及作為覆蓋層的第二半導體層之半導體元件的製造方法，
包含：提供一緩衝層，並形成一第一半導體層於緩衝層表面，接著，於磊晶過程中利用高濃度摻雜物質的方式形成一第一置入層於第一半導體層表面，而後覆蓋一第二半導體層於第一置入層表面，再利用於磊晶製程中高濃度摻雜物質的方式形成一第二置入層於第二半導體層表面，並覆蓋一第三半導體層於第二置入層上，最後，再於第三半導體層上成長一半導體發光元件。其中，形成第二置入層與覆蓋第三半導體層即為上述之一組程序。
請參考第二圖所示，係為根據本發明所提供之半導體元件的製造方法所建構的一種製程流程圖。此製程流程大致可區分為五大步驟，首先，步驟210係為於基板上形成一Ⅲ族氮化物半導體緩衝層，接著，步驟220於緩衝層上形成一第一Ⅲ族氮化物半導體層，步驟230則於第一Ⅲ族氮化物半導體層表面，利用於磊晶製程中高濃度摻雜物質的方式形成一Ⅲ族氮化物置入層，步驟240則接著覆蓋一層第二Ⅲ族氮化物半導體層於上述Ⅲ族氮化物置入層上，最後，步驟250則於第二Ⅲ族氮化物半導體層上形成一Ⅲ族氮化物半導體發光元件結構。其中，第二圖中所示之由步驟240指向步驟230的箭頭意味著步驟230與步驟240係為一組程序，該組程序可視製程需求而重複執行。於本發明中，該組程序係用以降低材料內部的差排(dislocation)缺陷。
本發明所提供之置入層的形成，係為於Ⅲ族氮化物半導體材料或AlxInyGa1-x-yN的磊晶過程中，以固定式摻雜濃度、調變式提高摻雜濃度或調變式降低摻雜濃度等方式，摻雜高濃度之Be，Mg，Ca，Sr，Ba，Zn，Cd，Hg，Si，Ge，Sn等材料，以形成如第五A
圖所示之第一置入層540a，或第五B圖所示之第二置入層540b，亦可參考第三圖所示意之結構310。待第一置入層540a成長完成，則停止摻雜高濃度物質的動作，並使Ⅲ族氮化物半導體材料或AlxInyGa1-x-y等材料的磊晶製程繼續進行，以形成一第二半導體層550a於第一置入層540a上，請參考第三圖中之結構320~340所示，係為作為覆蓋層之第二半導體層的形成示意圖。在覆蓋第二半導體層550a時，會先形成不連續之島狀結構，如第三圖之320所示。隨著成長時間增加，此不連續之島狀結構會開始互相接合，如第三圖之330所示。最後即形成一平整之第二半導體層，如第三圖之340所示。若於第二半導體層成長結束後，重新執行摻雜高濃度物質的動作，則可獲得第二組置入層540b，請參考第五B圖所描繪的結構示意圖。
其中，鎂於置入層中的摻雜濃度介於1.0×1020 cm-3~9.9×1022 cm-3，而較佳濃度範圍介於5.0×1020 cm-3~5.0×1021 cm-3；矽於置入層中的摻雜濃度介於1.0×1019 cm-3~9.9×1022 cm-3，而較佳濃度範圍介於1.0×1020 cm-3~5.0×1021 cm-3；鎂與矽的組合於置入層中的摻雜濃度介於1.0×1019 cm-3~9.9×1022 cm-3，而較佳濃度範圍介於1.0×1020 cm-3~5.0×1021 cm-3。另外，上述之形成置入層的摻雜時間係為10秒~10分鐘。
請參考第四圖所示，係為置入層中不同摻雜濃度之Ⅱ族原子與覆蓋於置入層上之第二半導體層表面型態之關係圖。第四A圖至第四F圖等六個圖中，其摻雜濃度係分別為8.8×1021 cm-3，2.9×1021 cm-3，1.5×1021 cm-3，8.8×1020 cm-3，6.3×1020 cm-3，4.9×1020
cm-3。由上述六個圖中可比較出，摻雜濃度最高的第四A圖，相較於摻雜濃度較低的第四F圖，則第四A圖的表面型態所顯現之島狀凸起物的高度較高且其密度亦較高。意即於磊晶製程中，加入置入層之摻雜物濃度高於一數值後，則覆蓋於其上之第二(三)半導體層開始形成島狀結構，且越高之摻雜濃度，可使得島狀結構且突起更為明顯。因此，在執行每一次形成置入層與覆蓋第二半導體層的程序時，每一次高濃度摻雜之摻雜濃度並不一定相同。例如，可逐次降低摻雜濃度，或逐次提高摻雜濃度，亦可因應製程需求而調整每一次程序的摻雜濃度。
另外，由第三圖中的缺陷密度示意圖可發現，結構310中的置入層下，即第一半導體層中的差排缺陷(以細長直線示意)計有28條，然而由於置入層形成於第一半導體層與第二半導體層之間，阻擋了第一半導體層中部份差排缺陷的繼續延伸，而使得後續成長之第二半導體層降低承接來自第一半導體層的差排缺陷數量，因此在結構340中，可發現第二半導體層中的差排缺陷只剩下13條。因此本發明所提供之置入層，可用以使材料內部的差排缺陷被阻擋於元件底部或使多個差排缺陷合併成一個，進而降低元件內部差排缺陷總數。
本發明提供一種降低半導體元件內部缺陷的結構500，如第五A圖所示，由下而上依序包含：一基板510、一半導體緩衝層520、一第一半導體層530、一第一置入層540a、一第二半導體層550a與一半導體發光元件560。其中，上述半導體發光元件560包含N型Ⅲ族氮化物半導體導電層562、Ⅲ族氮化物半導體發光層564、P
型Ⅲ族氮化物半導體電子阻擋層566與P型Ⅲ族氮化物半導體導電層568。
上述之第一置入層540a位於第一半導體層530表面，且介於第二半導體層550a與第一半導體層530之間。其中第一置入層540a與第二半導體層550a為一組次結構，則於半導體發光元件560與第二半導體層550a間更可包含複數組次結構。則此半導體元件結構500中，介於第一半導體層530與半導體發光元件560之間的次結構，可有一組或大於一組之第一置入層540a以及第二半導體層550a。然而，最接近Ⅲ族氮化物半導體發光層564的置入層上所覆蓋的第二半導體層亦可直接是N型Ⅲ族氮化物半導體導電層。上述之半導體緩衝層520、第一半導體層530、置入層540a與第二半導體層550a係為Ⅲ族氮化物或AlxInyGa1-x-yN，其中0≦x,y≦1。
本發明提供另一種降低半導體元件內部缺陷的結構500，如第五B圖所示，由下而上依序包含：一基板510、一半導體緩衝層520、一第一半導體層530、一第一置入層540a、一第二半導體層550a、一第二置入層540b、一第三半導體層550b與一半導體發光元件560。其中，上述半導體發光元件560包含N型Ⅲ族氮化物半導體導電層562、Ⅲ族氮化物半導體發光層564、P型Ⅲ族氮化物半導體電子阻擋層566與P型Ⅲ族氮化物半導體導電層568。
上述第一置入層540a位於第一半導體層530表面，且介於第一半導體層530與第二半導體層550a之間；上述第二置入層540b位於第二半導體層表面550a，並介於第二半導體層550a與第三半導體
層550b之間。其中上述之第二置入層540b與第三半導體層550b為一組次結構，則於半導體發光元件560與第二半導體層550a間更包含覆數組次結構。則此半導體元件結構500中，介於第一半導體層530與半導體發光元件560之間，可有複數組置入層以及覆蓋於置入層上之半導體層。然而，最接近Ⅲ族氮化物半導體發光層564的置入層上所覆蓋的第二半導體層亦可直接是N型Ⅲ族氮化物半導體導電層。上述之半導體緩衝層520、第一半導體層530、第一置入層540a、第二半導體層550a、第二置入層540b、第三半導體層550b係為Ⅲ族氮化物或AlxInyGa1-x-yN，其中0≦x,y≦1。
上述之各個置入層中的摻雜材料係為下列之一者或其組合：Be，Mg，Ca，Sr，Ba，Zn，Cd，Hg，Si，Ge，Sn。其中，鎂於置入層中的摻雜濃度介於1.0×1020 cm-3~9.9×1022 cm-3，而較佳濃度範圍介於5.0×1020 cm-3~5.0×1021 cm-3；矽於置入層中的摻雜濃度介於1.0×1019 cm-3~9.9×1022 cm-3，而較佳濃度範圍介於1.0×1020 cm-3~5.0×1021 cm-3；鎂與矽的組合於置入層中的摻雜濃度介於1.0×1019 cm-3~9.9×1022 cm-3，而較佳濃度範圍介於1.0×1020 cm-3~5.0×1021 cm-3。
顯然地，依照上面實施例中的描述，本發明可能有許多的修正與差異。因此需要在其附加的權利要求項之範圍內加以理解，除了上述詳細的描述外，本發明還可以廣泛地在其他的實施例中施行。上述僅為本發明之較佳實施例而已，並非用以限定本發明之申請專利範圍；凡其它未脫離本發明所揭示之精神下所完成的等效改變或修飾，均應包含在下述申請專利範圍內。
500‧‧‧降低半導體元件內部缺陷的結構
510‧‧‧基板
520‧‧‧半導體緩衝層
530‧‧‧第一半導體層
540a‧‧‧第一置入層
550a‧‧‧第二半導體層
560‧‧‧半導體發光元件
562‧‧‧N型Ⅲ族氮化物半導體導電層
564‧‧‧Ⅲ族氮化物半導體發光層
566‧‧‧P型Ⅲ族氮化物半導體電子阻擋層
568‧‧‧P型Ⅲ族氮化物半導體導電層
Claims (8)
- 一種半導體元件的製造方法，包含：提供一緩衝層；形成一第一半導體層於該緩衝層表面；於磊晶過程中利用高濃度摻雜物質的方式形成一置入層於該第一半導體層表面，磊晶過程中根據置入層表面形態調變式改變摻雜濃度；覆蓋一第二半導體層於該置入層表面，其中形成該置入層與覆蓋該第二半導體層為一組程序，其中，覆蓋該第二半導體層時，先形成不連續的島狀結構，隨著成長時間增加，此不連續的島狀結構開始互相接合直至形成平整的第二半導體層；與成長一半導體發光元件於該第二半導體層上。
- 如申請專利範圍第1項所述之半導體元件的製造方法，其中上述之成長該半導體發光元件於該第二半導體層之前，更包含執行複數次該組程序。
- 如申請專利範圍第1項所述之半導體元件的製造方法，該緩衝層、該第一半導體層、該置入層、該第二半導體層，係為Ⅲ族氮化物半導體材料或AlxInyGa1-x-yN，其中0≦x,y≦1，上述之形成該置入層的摻雜材料係為下列之一者或其組合：Be，Mg，Ca，Sr，Ba，Zn，Cd，Hg，Si，Ge，Sn。
- 如申請專利範圍第3項所述之半導體元件的製造方法，該鎂於該置入層中的摻雜濃度介於1.0×1020 cm-3~9.9×1022 cm-3，該矽以 及該鎂與該矽的組合於該置入層中的摻雜濃度分別介於1.0×1019 cm-3~9.9×1022 cm-3。
- 如申請專利範圍第1項所述之半導體元件的製造方法，其中上述之形成該置入層的摻雜時間係為10秒~10分鐘。
- 如申請專利範圍第1項所述之半導體元件的製造方法，該置入層係用以降低半導體元件內部缺陷。
- 如申請專利範圍第1項所述之半導體元件的製造方法，其中上述之第一半導體層可為單層(single layer)或多層(multiple layers)半導體結構。
- 如申請專利範圍第1項所述之半導體元件的製造方法，其中上述之第二半導體層可為單層或多層半導體結構。
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