CN101621094B - 半导体元件的制造方法及其结构 - Google Patents
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Abstract
一种半导体元件的制造方法及其结构，包含：提供缓冲层，并在缓冲层表面形成第一半导体层，接着在外延过程中利用高浓度掺杂物质的方式在第一半导体层表面形成第一置入层，然后在第一置入层表面覆盖第二半导体层，最后，再在第二半导体层上成长半导体发光元件，其中形成第一置入层与覆盖第二半导体层为一组程序。本发明利用在外延工艺中高浓度掺杂物质的方式所形成的置入层，可以降低元件内部的差排缺陷。
Description
技术领域
本发明涉及一种半导体元件的制造方法，尤其涉及一种可用以降低元件内部差排缺陷的半导体元件的制造方法。
背景技术
由于III族氮化物半导体材料的发光光谱涵盖可见光到紫外光之间的波长，再加上III族氮化物半导体材料为直接跃迁型半导体，而被广泛应用在发光二极管(LED)或激光二极管(LD)等发光元件上。
目前用来制造较高质量的III族氮化物半导体元件的技术中，通常将III族氮化物半导体层成长在适合却非理想的衬底上，目前此类衬底包含(但不限制为)蓝宝石、硅、GaAs或碳化硅等异质外延衬底，然而所有异质外延衬底在高质量III族氮化物半导体层的沉积中产生晶格与热不匹配的挑战。晶格不匹配由晶体中原子的间距差异所造成，热不匹配由不同材料间热膨胀系数的差异所造成。
通常碳化硅材料与GaN系化合物的晶格系数差异约3％左右，蓝宝石材料与GaN系化合物的晶格系数差异约13％左右，而在外延工艺中，此晶格不匹配的情形往往会产生差排问题，即在元件内部存在着纵向(与衬底面垂直的方向)贯穿的线差排缺陷。其中，在III族氮化物半导体元件中通常存在有密度为109cm-2左右的线差排缺陷情形，如此大量的差排会通过组成相异的III族氮化物半导体各层而转移到元件最上层，最终导致元件的破裂。上述种种问题，常使得激光二极管的阈值电流、发光二极管与激光二极管的元件寿命以及元件的可靠度等特性的合格率大大降低。
此外，热不匹配也应受到重视。通常在III族氮化物半导体材料生长在衬底后，当样品冷却至室温时，热膨胀(收缩)速率的差异在两种材料间的界面处产生高度的应力，且应力量直接与所沉积的膜层厚度有关，膜层越厚则应力越大。例如蓝宝石比GaN具有更高的热膨胀系数，因此当蓝宝石衬底与GaN层冷却时，界面处的不匹配问题使得GaN受到压应力而蓝宝石受到张应力，且当膜厚超过10微米时，应力等级超过GaN的断裂程度，可能会产生膜层破裂的情形。
广泛缺陷(线差排、错位堆迭等)的存在导致元件性能大幅度地恶化并导致操作寿命缩短。更具体而言，差排的行为类似非辐射复合中心，因此降低了由所述多个材料所导致的发光二极管以及激光二极管的发光效率，且差排的问题也增加了暗电流。虽然线差排问题并未妨碍高亮度发光二极管的发展，但差排会在p-n结面元件，如高电子迁移率晶体管、场效应晶体管以及其他电元件中引起过量的逆偏压漏电流。且差排可具有载子的强散射中心的作用，因此降低了电子与空穴的迁移率，限制了许多半导体元件的性能。
如美国专利US6534332，公开一种GaN薄层的制造方法。请参考图1的结构示意图100，其详细的方法为：首先在高温(大于950℃的温度)的外延环境下在表面具有低温成长的缓冲层130的衬底110上成长第一GaN层150，再在温度约为700℃～900℃的中温外延环境下成长一GaN中间层(IT-IL)170，之后再在GaN中间层170上覆盖一层高温成长的第二GaN层190，其目的是通过其中温外延条件下所形成的GaN中间层170来改善外延质量。然而，由于缓冲层130、第一GaN层150以及GaN中间层170均为氮化镓系材料，底层的差排缺陷容易贯穿该GaN中间层170而延伸到元件内部，而导致降低缺陷的效果不佳。
另外，美国专利US7135716提出一种发光二极管，其特征是在发光二极管内部形成极性转换层(Polarity Conversion Layer)。然而，此发明所提出的极性转换层位于非结晶缓冲层(amorphous buffer layer)之上，会导致降低材料内部的缺陷密度的效果反而因此减低。另外，上述发明使用的(AlxInyGaz)Mg3-(x+y+z)N2与SiaMg3-aN2为II-III族氮化物或II-IV族氮化物材料，有别于单纯的III族氮化合物材料，其成长条件较为复杂及苛刻，更不利于制造生产。
有鉴于此，仍有必要开发新的半导体元件结构或新的半导体元件工艺方法，以达到降低半导体元件内部缺陷的目标，并改善工艺的合格率，提升元件的可靠度与元件寿命，以符合市场需求。
发明内容
本发明提供一种半导体元件的制造方法，并利用在外延工艺中高浓度掺杂物质的方式所形成的置入层，降低元件内部的差排缺陷。
本发明提供一种半导体元件的制造方法，包含：提供缓冲层，并在缓冲层表面形成第一半导体层，接着，利用在外延工艺中高浓度掺杂物质的方式以在第一半导体层表面形成置入层，而后，在上述置入层上覆盖第二半导体层，其中形成该置入层与覆盖该第二半导体层为一组程序，最后，再在第二半导体层上成长半导体发光元件。
在所述的半导体元件的制造方法中，上述在该第二半导体层成长该半导体发光元件之前，还包含执行多次该组程序。
在所述的半导体元件的制造方法中，该缓冲层、该第一半导体层、该置入层、该第二半导体层，为III族氮化物半导体材料或AlxInyGa1-x-yN，其中0≤x，y≤1，上述形成该置入层的掺杂材料为下列之一或其组合：Be，Mg，Ca，Sr，Ba，Zn，Cd，Hg，Si，Ge，Sn，其中，该Mg在该置入层中的掺杂浓度介于1.0×1020cm-3～9.9×1022cm-3，该Si以及该Mg与该Si的组合在该置入层中的掺杂浓度分别介于1.0×1019cm-3～9.9×1022cm-3。
在所述的半导体元件的制造方法中，上述形成该置入层的掺杂时间为10秒～10分钟。
在所述的半导体元件的制造方法中，该置入层用以降低半导体元件内部缺陷。
在所述的半导体元件的制造方法中，上述第一半导体层为单层或多层半导体结构，且第二半导体层为单层或多层半导体结构。
本发明所提供的另一种半导体元件的制造方法，包含：提供缓冲层，并在缓冲层表面形成第一半导体层，接着，在外延过程中利用高浓度掺杂物质的方式在第一半导体层表面形成第一置入层，而后在第一置入层表面覆盖第二半导体层，再利用在外延工艺中高浓度掺杂物质的方式在第二半导体层表面形成第二置入层，并在第二置入层上覆盖第三半导体层，其中，形成第二置入层与覆盖第三半导体层为一组程序，最后，再在第三半导体层上成长半导体发光元件。
本发明提供一种半导体元件的结构，包含：第一半导体层；置入层，该置入层位于该第一半导体层表面；第二半导体层，该第二半导体层位于该置入层上，其中该置入层与该第二半导体层为一组次结构；与半导体发光元件，该半导体发光元件位于该第二半导体层上。
在所述的半导体元件的结构中，上述半导体发光元件与该第二半导体层间还包含多组次结构。
在所述的半导体元件的结构中，该第一半导体层、该置入层与该第二半导体层为III族氮化物或AlxInyGa1-x-yN，其中0≤x，y≤1，该置入层中的掺杂材料为下列之一或其组合：Be，Mg，Ca，Sr，Ba，Zn，Cd，Hg，Si，Ge，Sn，其中，该Mg在该置入层中的掺杂浓度介于1.0×1020cm-3～9.9×1022cm-3，该Si以及该Mg与该Si材料的组合在该置入层中的掺杂浓度分别介于1.0×1019cm-3～9.9×1022cm-3，该置入层用以降低半导体元件内部缺陷。
在所述的半导体元件的结构中，上述第一半导体层为单层或多层半导体结构，且第二半导体层为单层或多层半导体结构。
本发明提供一种降低半导体元件内部缺陷的结构，包含：第一半导体层、第一置入层、第二半导体层、第二置入层、第三半导体层与半导体发光元件，第一置入层位于第一半导体层表面，第二半导体层位于第一置入层上，第二置入层位于第二半导体层表面，第三半导体层位于第二置入层上，半导体发光元件位于第三半导体层上，其中第二置入层与第三半导体层为一组次结构。
本发明提供一种降低半导体元件内部缺陷的结构，包含：第一半导体层、置入层、第二半导体层与半导体发光元件，置入层位于该第一半导体层表面，第二半导体层位于置入层上，半导体发光元件位于第二半导体层上，其中置入层与第二半导体层为一组次结构。本发明所提供的降低元件内部缺陷的方法，全部工艺均在于外延反应器内完成，不需额外的黄光光刻工艺，减少元件受到污染的机会。
本发明所提供的置入层，可用以改善发光元件的发光特性以及电气特性。
附图说明
图1为美国专利US6534332中所公开的一种具有中温成长的GaN中间层(IT-IL)的结构示意图；
图2为根据本发明所提供的半导体元件的制造方法所构建的一种工艺流程图；
图3为在本发明中，成长岛状结构与覆盖在置入层上的半导体层的形成情形以及元件内部缺陷密度示意图；
图4A为根据本发明所构建的覆盖在具有II族原子掺杂浓度为8.8×1021cm-3的第一置入层的第二半导体层表面形态图；
图4B为根据本发明所构建的覆盖在具有II族原子掺杂浓度为2.9×1021cm-3的第一置入层的第二半导体层表面形态图；
图4C为根据本发明所构建的覆盖在具有II族原子掺杂浓度为1.5×1021cm-3的第一置入层的第二半导体层表面形态图；
图4D为根据本发明所构建的覆盖在具有II族原子掺杂浓度为8.8×1020cm-3的第一置入层的第二半导体层表面形态图；
图4E为根据本发明所构建的覆盖在具有II族原子掺杂浓度为6.3×1020cm-3的第一置入层的第二半导体层表面形态图；
图4F为根据本发明所构建的覆盖在具有II族原子掺杂浓度为4.9×1020cm-3的第一置入层的第二半导体层表面形态图；
图5A为根据本发明所构建的一种降低半导体元件内部缺陷的结构(具有一层置入层)；
图5B为根据本发明所构建的一种降低半导体元件内部缺陷的结构(具有两层置入层)。
其中，附图标记说明如下：
100 具有GaN(IT-IL)层的半导体元件结构
110 衬底
130 缓冲层
150 第一GaN层
170 GaN中间层(IT-IL)
190 第二GaN层
210 在衬底上形成III族氮化物半导体缓冲层
220 在缓冲层上形成第一III族氮化物半导体层
230 在第一III族氮化物半导体层表面，利用在外延工艺中高浓度掺杂物质的方式形成III族氮化物置入层
240 在上述III族氮化物置入层上覆盖一层第二III族氮化物半导体层
250 在第二III族氮化物半导体层上形成III族氮化物半导体发光元件结构
310 具有岛状结构的半导体元件
320～340 在置入层上进行后续半导体层的成长情形，以及线差排密度减少的示意图
500 降低半导体元件内部缺陷的结构
510 衬底
520 半导体缓冲层
530 第一半导体层
540a 第一置入层
540b 第二置入层
550a 第二半导体层
550b 第三半导体层
560 半导体发光元件
562 N型III族氮化物半导体导电层
564 III族氮化物半导体发光层
566 P型III族氮化物半导体电子阻挡层
568 P型III族氮化物半导体导电层
具体实施方式
本发明在此所探讨的方向是一种半导体元件的制造方法。为了能彻底地了解本发明，将在下列的描述中提出详细的步骤及其组成。显然，本发明的行使并未限定在本领域一般技术人员所熟悉的特殊细节。另一方面，公知的组成或步骤并未描述在细节中，以避免造成本发明不必要的限制。本发明的优选实施例会详细描述如下，然而除了这些详细描述之外，本发明还可以广泛地施行在其他的实施例中，且本发明的范围不受限定，其以所述的权利要求为准。
美国专利US6861270，公开一种用以提高发光效率的氮化镓系复合半导体元件。其主要方法是在衬底上依序成长n型AlGaN半导体层、未掺杂的AlGaN半导体层与p型AlGaN半导体层，并在n型AlGaN半导体层表面，即在未掺杂的AlGaN半导体层间形成不连续的空间微扰层(Ga、Al)其目的是利用该空间微扰层来扰动发光层的能带间隙，以此提高元件的发光效率。
美国专利US6462357，公开一种III族氮化物复合半导体元件，可用以降低III族氮化物在外延时所发生的膜层间的晶格错位(dislocation)情形。其详细的方法是利用成长II族氮化物〔(Be，Mg，Ca，Sr，Ba，Zn，Cd，Hg)N〕复合单晶岛状层在衬底或衬底上的III族氮化物半导体层，借此单晶岛状结构降低晶格错位情形，并通过调整II族氮化物其成长时的温度参数与时间参数来控制在单晶岛状层中单晶岛状结构的大小与分布密度。然而，单晶成长条件较为苛刻，也不易制作，且由于此发明所使用的材料特性，使的外延过程中可调变条件变少，大大降低最佳化元件的取得。
美国专利US6627974，公开一种具有T型结构的氮化物半导体元件，用以抑制在成长氮化物半导体元件中所产生的不利的效应。其详细方法，为在位于衬底上的氮化物半导体层表面，利用化学气相沉积(CVD)、溅镀等方法成长一保护层，再利用黄光光刻工艺使保护层具有特定形状，例如条纹、格纹或岛状结构。随后，氮化物半导体层自保护层的空隙向上与横向成长，并在完全覆盖保护层之前停止，以形成T型结构的氮化物半导体层。之后，在此T型结构上即可继续形成其他的半导体层，以减少半导体间的差排缺陷，其中，该保护层选择使用较不易使氮化物半导体材料成长在其上的材料(SiOx，SixNy，TiOx或ZrOx)，且因为上述特性而使得两相邻保护层间得以形成T型氮化物半导体结构。然而，此专利所提供的工艺繁琐，且此专利所利用的CVD、溅镀或黄光光刻等工艺，存在污染芯片成长面的可能性。
美国专利US6345063所使用的遮罩层(patterned mask layer)为氧化硅(SiO2)或氮化硅(SiN)，且上述遮罩层由MOCVD以外的工艺所形成，工艺繁琐，且存在有污染芯片成长面的可能性。此外，此专利提出将InGaN层直接成长在遮罩层上，如此却不易形成质量良好的外延层。
美国专利US6794210，主张使用反界面活性材料(anti-surfactant)将衬底或氮化镓薄膜进行改质，以使成长在其上的薄膜能减少差排缺陷的密度。其详细的方法为：在衬底上形成一氮化镓(GaN)复合半导体层，接着利用Si等反界面活性材料将上述GaN系复合半导体层部份表面进行改质，未改质的氮化镓系复合半导体层表面处则形成岛状结构，有进行改质的部份形成空穴空间，其目的是利用所述多个空穴阻断来自于氮化镓系复合半导体层的差排缺陷，使其不至于延伸至后续的外延层。然而，此专利中所提及的改质工艺中需将Ga源(TMGa)与氨气的供应暂时停止，此举反而易使外延薄膜受到损坏。
综合上述先前专利的缺点为：缺陷阻碍层与其他外延层均为GaN系材料，则降低缺陷的效果不佳；单晶成长工艺不易，且因材料特性减少工艺可调变参数，降低最佳化元件的取得；工艺繁琐，且需利用额外的工艺来形成缺陷阻碍层，存在有污染芯片成长面的可能性等问题，因此，本发明提供全程在外延工艺中即可成长的具有缺陷阻挡层(在本发明中以第一置入层作为缺陷阻挡层)的半导体元件，以降低元件内部因晶格不匹配所产生的差排问题，该缺陷阻挡层的工艺简易，并可避免上述问题。
本发明提供一种半导体元件的制造方法，包含：提供缓冲层，并在缓冲层表面形成第一半导体层，接着，利用在外延工艺中高浓度掺杂物质的方式以在第一半导体层表面形成第一置入层，而后，在上述第一置入层上覆盖第二半导体层，最后，再在第二半导体层上成长半导体发光元件。其中上述形成第一置入层与覆盖第二半导体层为一组程序，则在第二半导体层成长上述半导体发光元件之前，还包含执行多次该组程序。以此制造方法所形成的介于第一半导体层与半导体发光元件之间的第一置入层以及作为覆盖层的第二半导体层，可有一组第一置入层以及作为覆盖层的第二半导体层，或可有二组以上的第一置入层以及作为覆盖层的第二半导体层。
此外，在本发明中所公开的缓冲层、第一半导体层、第一置入层、第二半导体层，为III族氮化物半导体材料或AlxInyGa1-x-yN，其中0≤x，y≤1，并且上述的第一半导体层与第二半导体层均可为单层(single layer)或多层(multiple layers)的半导体结构。。
为了更清楚地描述上述工艺，本发明提供另一种包含二组第一置入层以及作为覆盖层的第二半导体层的半导体元件的制造方法，包含：提供缓冲层，并形成第一半导体层在缓冲层表面，接着，在外延过程中利用高浓度掺杂物质的方式形成在第一半导体层表面第一置入层，而后在第一置入层表面覆盖第二半导体层，再利用在外延工艺中高浓度掺杂物质的方式在第二半导体层表面形成第二置入层，并在第二置入层上覆盖第三半导体层，最后，再在第三半导体层上成长半导体发光元件。其中，形成第二置入层与覆盖第三半导体层即为上述的一组程序。
请参考图2所示，为根据本发明所提供的半导体元件的制造方法所构建的一种工艺流程图。此工艺流程大致可区分为五大步骤，首先，步骤210为在衬底上形成III族氮化物半导体缓冲层，接着，步骤220在缓冲层上形成第一III族氮化物半导体层，步骤230则在第一III族氮化物半导体层表面，利用在外延工艺中高浓度掺杂物质的方式形成III族氮化物置入层，步骤240则接着在上述III族氮化物置入层上覆盖一层第二III族氮化物半导体层，最后，步骤250则在第二III族氮化物半导体层上形成III族氮化物半导体发光元件结构。其中，图2中所示的由步骤240指向步骤230的箭头意味着步骤230与步骤240为一组程序，该组程序可视工艺需求而重复执行。在本发明中，该组程序用以降低材料内部的差排(dislocation)缺陷。
本发明所提供的置入层的形成，为在III族氮化物半导体材料或AlxInyGa1-x-yN的外延过程中，以固定式掺杂浓度、调变式提高掺杂浓度或调变式降低掺杂浓度等方式，掺杂高浓度的Be，Mg，Ca，Sr，Ba，Zn，Cd，Hg，Si，Ge，Sn等材料，以形成如图5A所示的第一置入层540a，或图5B所示的第二置入层540b，也可参考图3所示意的结构310。待第一置入层540a成长完成，则停止掺杂高浓度物质的动作，并使III族氮化物半导体材料或AlxInyGa1-x-y等材料的外延工艺继续进行，以在第一置入层540a上形成第二半导体层550a，请参考图3中的结构320～340所示，为作为覆盖层的第二半导体层的形成示意图。在覆盖第二半导体层550a时，会先形成不连续的岛状结构，如图3的320所示。随着成长时间增加，此不连续的岛状结构会开始互相接合，如图3的330所示。最后即形成平整的第二半导体层，如图3的340所示。若在第二半导体层成长结束后，重新执行掺杂高浓度物质的动作，则可获得第二组置入层540b，请参考图5B所描绘的结构示意图。
其中，镁在置入层中的掺杂浓度介于1.0×1020cm-3～9.9×1022cm-3，而优选浓度范围介于5.0×1020cm-3～5.0×1021cm-3；硅在置入层中的掺杂浓度介于1.0×1019cm-3～9.9×1022cm-3，而优选浓度范围介于1.0×1020cm-3～5.0×1021cm-3；镁与硅的组合在置入层中的掺杂浓度介于1.0×1019cm-3～9.9×1022cm-3，而优选浓度范围介于1.0×1020cm-3～5.0×1021cm-3。另外，上述形成置入层的掺杂时间为10秒～10分钟。
请参考图4所示，为置入层中不同掺杂浓度的II族原子与覆盖在置入层上的第二半导体层表面形态的关系图。图4A到图4F等六个图中，其掺杂浓度分别为8.8×1021cm-3，2.9×1021cm-3，1.5×1021cm-3，8.8×1020cm-3，6.3×1020cm-3，4.9×1020cm-3。由上述六个图中可比较出，掺杂浓度最高的图4A，相较于掺杂浓度较低的图4E，则图4A的表面形态所显现的岛状凸起物的高度较高且其密度也较高。即在外延工艺中，加入置入层的掺杂物浓度高于一数值后，则覆盖在其上的第二(三)半导体层开始形成岛状结构，且越高的掺杂浓度，可使得岛状结构且突起更为明显。因此，在执行每一次形成置入层与覆盖第二半导体层的程序时，每一次高浓度掺杂的掺杂浓度并不一定相同。例如，可逐次降低掺杂浓度，或逐次提高掺杂浓度，也可应工艺需求而调整每一次程序的掺杂浓度。
另外，由图3中的缺陷密度示意图可发现，结构310中的置入层下，即第一半导体层中的差排缺陷(以细长直线示意)共计有28条，然而由于置入层形成在第一半导体层与第二半导体层之间，阻挡了第一半导体层中部份差排缺陷的继续延伸，而使得后续成长的第二半导体层降低承接来自第一半导体层的差排缺陷数量，因此在结构340中，可发现第二半导体层中的差排缺陷只剩下13条。因此本发明所提供的置入层，可用以使材料内部的差排缺陷被阻挡在元件底部或使多个差排缺陷合并成一个，进而降低元件内部差排缺陷总数。
本发明提供一种降低半导体元件内部缺陷的结构500，如图5A所示，由下而上依序包含：衬底510、半导体缓冲层520、第一半导体层530、第一置入层540a、第二半导体层550a与半导体发光元件560。其中，上述半导体发光元件560包含N型III族氮化物半导体导电层562、III族氮化物半导体发光层564、P型III族氮化物半导体电子阻挡层566与P型III族氮化物半导体导电层568。
上述的第一置入层540a位于第一半导体层530表面，且介于第二半导体层550a与第一半导体层530之间。其中第一置入层540a与第二半导体层550a为一组次结构，则在半导体发光元件560与第二半导体层550a间还可包含多组次结构。则此半导体元件结构500中，介于第一半导体层530与半导体发光元件560之间的次结构，可有一组或大于一组的第一置入层540a以及第二半导体层550a。然而，最接近III族氮化物半导体发光层564的置入层上所覆盖的第二半导体层也可直接是N型III族氮化物半导体导电层。上述的半导体缓冲层520、第一半导体层530、置入层540a与第二半导体层550a为III族氮化物或AlxInyGa1-x-yN，其中0≤x，y≤1。
本发明提供另一种降低半导体元件内部缺陷的结构500，如图5B所示，由下而上依序包含：衬底510、半导体缓冲层520、第一半导体层530、第一置入层540a、第二半导体层550a、第二置入层540b、第三半导体层550b与半导体发光元件560。其中，上述半导体发光元件560包含N型III族氮化物半导体导电层562、III族氮化物半导体发光层564、P型III族氮化物半导体电子阻挡层566与P型III族氮化物半导体导电层568。
上述第一置入层540a位于第一半导体层530表面，且介于第一半导体层530与第二半导体层550a之间；上述第二置入层540b位于第二半导体层表面550a，并介于第二半导体层550a与第三半导体层550b之间。其中上述的第二置入层540b与第三半导体层550b为一组次结构，则在半导体发光元件560与第二半导体层550a间还包含多组次结构。则此半导体元件结构500中，介于第一半导体层530与半导体发光元件560之间，可有多组置入层以及覆盖在置入层上的半导体层。然而，最接近III族氮化物半导体发光层564的置入层上所覆盖的第二半导体层也可直接是N型III族氮化物半导体导电层。上述的半导体缓冲层520、第一半导体层530、第一置入层540a、第二半导体层550a、第二置入层540b、第三半导体层550b为III族氮化物或AlxInyGa1-x-yN，其中0≤x，y≤1。
上述的各个置入层中的掺杂材料为下列之一或其组合：Be，Mg，Ca，Sr，Ba，Zn，Cd，Hg，Si，Ge，Sn。其中，镁在置入层中的掺杂浓度介于1.0×1020cm-3～9.9×1022cm-3，而优选浓度范围介于5.0×1020cm-3～5.0×1021cm-3；硅在置入层中的掺杂浓度介于1.0×1019cm-3～9.9×1022cm-3，而优选浓度范围介于1.0×1020cm-3～5.0×1021cm-3；镁与硅的组合在置入层中的掺杂浓度介于1.0×1019cm-3～9.9×1022cm-3，而优选浓度范围介于1.0×1020cm-3～5.0×1021cm-3。
显然地，依照上面实施例中的描述，本发明可能有许多的修改与差异。因此需要在其附加的权利要求的范围内加以理解，除了上述详细的描述外，本发明还可以广泛地在其他的实施例中施行。上述仅为本发明的优选实施例而已，并非用以限定本发明的申请专利范围；其它未脱离本发明所公开的精神下所完成的等同改变或修改，均应包含在下述权利要求范围内。
Claims (6)
1.一种半导体元件的制造方法，包含：
提供缓冲层；
在该缓冲层表面形成第一半导体层；
在外延过程中利用高浓度掺杂物质的方式在该第一半导体层表面形成置入层，外延过程中根据置入层表面形态调变式改变掺杂浓度；
在该置入层表面覆盖第二半导体层，其中形成该置入层与覆盖该第二半导体层为一组程序，覆盖该第二半导体层时，会先形成不连续的岛状结构，随着成长时间增加，此不连续的岛状结构会开始互相接合，最后即形成平整的第二半导体层；与
在该半导体层上成长半导体发光元件。
2.如权利要求1所述的半导体元件的制造方法，其中上述在该第二半导体层成长该半导体发光元件之前，还包含执行多次该组程序。
3.如权利要求1所述的半导体元件的制造方法，其中该缓冲层、该第一半导体层、该置入层、该第二半导体层，为III族氮化物半导体材料或AlxInyGa1-x-yN，其中0≤x，y≤1，上述形成该置入层的掺杂材料为下列之一或其组合：Be，Mg，Ca，Sr，Ba，Zn，Cd，Hg，Si，Ge，Sn，其中，该Mg在该置入层中的掺杂浓度介于1.0×1020cm-3~9.9×1022cm-3,该Si以及该Mg与该Si的组合在该置入层中的掺杂浓度分别给予1.0×1019cm-3～9.9×1022cm-3。
4.如权利要求1所述的半导体元件的制造方法，其中上述形成该置入层的掺杂时间为10秒～10分钟。
5.如权利要求1所述的半导体元件的制造方法，其中该置入层用以降低半导体元件内部缺陷。
6.如权利要求1所述的半导体元件的制造方法，其中上述第一半导体层为单层或多层半导体结构，且第二半导体层为单层或多层半导体结构。
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