JP2008125226A - 同期整流型ｄｃ−ｄｃコンバータの制御回路、同期整流型ｄｃ−ｄｃコンバータ及びその制御方法 - Google Patents

Abstract

【課題】軽負荷状態や無負荷状態において、出力電圧を降下させ、オーバーシュートの状態が継続することを防ぐことができる同期整流型ＤＣ−ＤＣコンバータの制御回路、同期整流型ＤＣ−ＤＣコンバータ及びその制御方法を提供する。
【解決手段】誘導素子Ｌ１に電力を蓄積する際に導通する第１スイッチング素子ＦＥＴ１と、誘導素子Ｌ１に蓄積された電力を負荷に供給する際に導通する第２スイッチング素子ＦＥＴ２と、を備える同期整流型ＤＣ−ＤＣコンバータ１０Ａ及びその制御回路２０Ａにおいて、同期整流型ＤＣ−ＤＣコンバータ１０Ａの出力電圧ＶＯＵＴの値が目標電圧値よりも更に所定電圧高い値であることを検出する検出部ＣＯＭＰ２と、検出部ＣＯＭＰ２の検出結果に基づいて、誘導素子Ｌ１に蓄積された電力の放出が完了した後に、第２スイッチング素子ＦＥＴ２を導通状態に維持する制御部ＣＯＭＰ１、ＯＲ１と、を備える。
【選択図】図１

Description

この発明は、同期整流型ＤＣ−ＤＣコンバータの制御回路、同期整流型ＤＣ−ＤＣコンバータ及びその制御方法に関する。

一般に、ノート型コンピュータ等の携帯電子機器には、ＤＣ−ＤＣコンバータが用いられている。上記の携帯電子機器においては、当該機器の動作時間を長くするため、ＤＣ−ＤＣコンバータの消費電力を低減させることが求められている。

特許文献１には、出力電圧を監視して、負荷に電力を供給することが必要か否かを判断する出力値監視手段と、出力端子に接続されたコイルに流れる電流を監視して、負荷に電力を供給することが必要であるか否かを判断する電流監視手段と、出力値監視手段の監視結果及び電流監視手段の監視結果に基づいて、前記コイルに接続されたスイッチング手段をオン状態又はオフ状態にする制御手段とを備えたＤＣ−ＤＣコンバータが開示されている。

上記のＤＣ−ＤＣコンバータにおいては、出力値監視手段の監視結果に基づいて、負荷に電力を供給することが必要な場合には、制御手段が、スイッチング手段をオン状態にし、負荷に電力を供給する。その際には、制御手段は、出力値監視手段からの出力を受け付けないモードに移る。

スイッチング手段がオン状態になると、上記のＤＣ−ＤＣコンバータにおいては、コイルに流れる電流が増加する。電流監視手段が、コイル電流が第１の電流値に達したことを確認すると、制御手段は、スイッチング手段をオフ状態にし、負荷に電力を供給することを停止する。スイッチング手段がオフ状態になると、コイルに流れる電流が減少する。コイルに流れる電流が第２の電流値に達すると、制御手段は、出力値監視手段からの出力を受け付けるモードに戻り、負荷に電力を供給することが必要か否かを監視する。上記のＤＣ−ＤＣコンバータは、制御手段が、スイッチング手段をオン状態又はオフ状態に制御することにより、一連の電力供給動作を実行する。

上記のＤＣ−ＤＣコンバータにおいては、前記第１及び第２の電流値を変更することができる。そこで、上記のＤＣ−ＤＣコンバータにおいては、第１及び第２の電流値を適宜に設定することにより、電力供給動作のサイクルを所望の値に設定することができ、スイッチング回数を少なくしながら、負荷に必要な電力を供給することができる。したがって、上記のＤＣ−ＤＣコンバータにおいては、スイッチング回数を抑えることにより、電力損失が発生することを抑え、消費電力を低減させることができる。
特開平８−２８９５３５号公報

ところで、図４に図示するように、メインスイッチングトランジスタＦＥＴ１と、同期側スイッチングトランジスタＦＥＴ２とを備えた同期整流型ＤＣ−ＤＣコンバータ１００が知られている。同期整流型ＤＣ−ＤＣコンバータ１００においては、直流入力電圧ＶＩＮが印加されるメインスイッチングトランジスタＦＥＴ１を周期的にオンオフさせる。同期整流型ＤＣ−ＤＣコンバータ１００においては、メインスイッチングトランジスタＦＥＴ１がオン状態のときに、チョークコイルＬ１に電力を蓄積すると共に、同期側スイッチングトランジスタＦＥＴ２をオフ状態にする。また、同期整流型ＤＣ−ＤＣコンバータ１００においては、メインスイッチングトランジスタＦＥＴ１がオフ状態のときに、同期側スイッチングトランジスタＦＥＴ２をオン状態にし、チョークコイルＬ１に蓄積された電力を、負荷に供給している。

さらに、上記の同期整流型ＤＣ−ＤＣコンバータ１００は、比較器ＣＯＭＰ１０を備えている。同期整流型ＤＣ−ＤＣコンバータ１００は、比較器ＣＯＭＰ１０によって、同期側スイッチングトランジスタＦＥＴ２のドレイン電圧と、接地電圧とを比較している。同期側スイッチングトランジスタＦＥＴ２のドレイン電圧が、接地電圧よりも高いときは、比較器ＣＯＭＰ１０が、論理積回路ＡＮＤ１０の第２入力に、ローレベルの信号を出力する。このとき、ＰＷＭ比較器１２０によって、論理積ゲート回路ＡＮＤ１０の第１入力に、ハイレベルの信号が入力されていても、論理積ゲート回路ＡＮＤ１０は、反転出力端子（ＤＬ）を介して、ローレベル信号を出力する。これによって、同期側スイッチングトランジスタＦＥＴ２はオフ状態に維持される。そこで、同期整流型ＤＣ−ＤＣコンバータ１００においては、図中のＩ１０が流れることを防ぎ、いわゆる逆流を防止することができる。

しかながら、上記の同期整流型ＤＣ−ＤＣコンバータ１００においては、負荷に電力を供給する状態が、軽負荷状態や無負荷状態に変化すると、電力供給量が過多となることがある。そこで、同期整流型ＤＣ−ＤＣコンバータ１００においては、出力電圧ＶＯＵＴが上昇し、オーバーシュートしてしまうことがある。

軽負荷状態や無負荷状態では、負荷の電力消費量が僅かであると共に、リーク電流等も少ない。そこで、上記の同期整流型ＤＣ−ＤＣコンバータ１００においては、オーバーシュートの状態が継続してしまうことが懸念されていた。

この発明は、このような状況に鑑み提案されたものであって、軽負荷状態や無負荷状態において、出力電圧を降下させ、オーバーシュートの状態が継続することを防ぐことができる同期整流型ＤＣ−ＤＣコンバータの制御回路、同期整流型ＤＣ−ＤＣコンバータ及びその制御方法を提供することを目的とする。

請求項１の発明に係る同期整流型ＤＣ−ＤＣコンバータの制御回路及び請求項５の発明に係る同期整流型ＤＣ−ＤＣコンバータは、誘導素子に電力を蓄積する際に導通する第１スイッチング素子と、前記誘導素子に蓄積された電力を負荷に供給する際に導通する第２スイッチング素子と、を備える同期整流型ＤＣ−ＤＣコンバータの制御回路において、前記同期整流型ＤＣ−ＤＣコンバータの出力電圧の値が目標電圧値よりも更に所定電圧高い値であることを検出する検出部と、前記検出部の検出結果に基づいて、前記誘導素子に蓄積された電力の放出が完了した後に、前記第２スイッチング素子を導通状態に維持する制御部と、を備えることを特徴とする。

請求項１の発明に係る同期整流型ＤＣ−ＤＣコンバータの制御回路及び請求項５の発明に係る同期整流型ＤＣ−ＤＣコンバータによれば、検出部によって、同期整流型ＤＣ−ＤＣコンバータの出力電圧の値が目標電圧値よりも更に所定電圧高い値であることが検出され、誘導素子に蓄積された電力の放出が完了した後に、第２スイッチング素子を導通状態に維持すると、負荷から誘導素子に向けて電流を流すことができ、前記出力電圧の値を降下させることができる。

請求項９の発明に係る同期整流型ＤＣ−ＤＣコンバータの制御方法は、誘導素子に電力を蓄積する際に第１スイッチング素子を導通させ、前記誘導素子に蓄積された電力を負荷に供給する際に第２スイッチング素子を導通させる同期整流型ＤＣ−ＤＣコンバータの制御方法において、前記同期整流型ＤＣ−ＤＣコンバータの出力電圧の値が目標電圧値よりも更に所定電圧高い値であることを検出する検出ステップと、前記検出ステップの検出結果に基づいて、前記誘導素子に蓄積された電力の放出が完了した後に、前記第２スイッチング素子を導通状態に維持する制御ステップと、を備えることを特徴とする。

請求項９の発明に係る同期整流型ＤＣ−ＤＣコンバータの制御方法によれば、検出ステップによって、同期整流型ＤＣ−ＤＣコンバータの出力電圧の値が目標電圧値よりも更に所定電圧高い値であることが検出され、誘導素子に蓄積された電力の放出が完了した後に、第２スイッチング素子を導通状態に維持すると、負荷から誘導素子に向けて電流を流すことができ、前記出力電圧の値を降下させることができる。

本発明の同期整流型ＤＣ−ＤＣコンバータの制御回路、同期整流型ＤＣ−ＤＣコンバータ及びその制御方法によれば、同期整流型ＤＣ−ＤＣコンバータの出力電圧の値が目標電圧値よりも更に所定電圧高い値であることが検出され、誘導素子に蓄積された電力の放出が完了した後に、第２スイッチング素子を導通状態に維持すると、負荷から誘導素子に向けて電流を流すことができ、前記出力電圧の値を降下させることができる。

＜実施形態１＞
本発明の実施形態１を、図１及び図２を参照しつつ説明する。ここでは、本発明の実施形態を、降圧型ＤＣ−ＤＣコンバータ１０Ａを例に挙げて説明する。図１は、降圧型ＤＣ−ＤＣコンバータ１０Ａの回路構成図である。降圧型ＤＣ−ＤＣコンバータ１０Ａは、図示するように、メインスイッチングトランジスタＦＥＴ１と、同期側スイッチングトランジスタＦＥＴ２と、チョークコイルＬ１と、コンデンサＣ１と、制御回路２０Ａとを有する。制御回路２０Ａは、比較器ＣＯＭＰ１と、ヒステリシスコンパレータＣＯＭＰ２とを有する。

メインスイッチングトランジスタＦＥＴ１のドレインは、入力端子（ＩＮ）に接続されている。メインスイッチングトランジスタＦＥＴ１のドレインには、入力端子（ＩＮ）を介し、直流入力電圧ＶＩＮが印加される。メインスイッチングトランジスタＦＥＴ１のソースは、同期側スイッチングトランジスタＦＥＴ２のドレインに接続されている。同期側スイッチングトランジスタＦＥＴ２のソースは、グランドに接続されている。同期側スイッチングトランジスタＦＥＴ２のドレインは、比較器ＣＯＭＰ１の反転入力端子に接続されている。一方、同期側スイッチングトランジスタＦＥＴ２のソースは、比較器ＣＯＭＰ１の非反転入力端子に接続されている。

メインスイッチングトランジスタＦＥＴ１のソースと同期側スイッチングトランジスタＦＥＴ２のドレインとの接続点には、チョークコイルＬ１の一端が接続されている。チョークコイルＬ１の他端は、出力端子（ＯＵＴ）に接続されている。また、コンデンサＣ１が、出力端子（ＯＵＴ）とグランドとの間に接続されている。さらに、ヒステリシスコンパレータＣＯＭＰ２の非反転入力端子は、出力端子（ＯＵＴ）に接続されている。ヒステリシスコンパレータＣＯＭＰ２の反転入力端子には、基準電圧ｅ１が印加されている。なお、基準電圧ｅ１の値は、出力電圧ＶＯＵＴの目標電圧値＋ΔＶに設定されている。

ヒステリシスコンパレータＣＯＭＰ２には、第１閾値電圧及び第２閾値電圧が設定されている。ここでは、第１閾値電圧の電圧値が、目標電圧値＋ΔＶに設定され、第２閾値電圧の電圧値が、出力電圧ＶＯＵＴの目標電圧値に設定されている。第１閾値電圧は、出力電圧ＶＯＵＴの立ち上がり傾斜に対する閾値として用いられ、第２閾値電圧は、出力電圧ＶＯＵＴの立ち下がり傾斜に対する閾値として用いられる。第１閾値電圧は、本発明の第１比較電圧に相当し、第２閾値電圧は、本発明の第２比較電圧に相当する。

制御回路２０Ａは、本発明の制御回路に相当する。制御回路２０Ａは、上述した比較器ＣＯＭＰ１及びヒステリシスコンパレータＣＯＭＰ２に加えて、誤差増幅器ＥＲＡ１と、発振回路３０と、ＰＷＭ比較器４０と、論理積ゲート回路ＡＮＤ１と、論理和ゲート回路ＯＲ１とを有する。

誤差増幅器ＥＲＡ１の反転入力端子には、制御回路２０Ａの入力端子（ＩＮ１）を介し、抵抗Ｒ１と抵抗Ｒ２との接続点が接続されている。前記反転入力端子には、出力電圧ＶＯＵＴを抵抗Ｒ１と抵抗Ｒ２とによって分圧した電圧Ｖ１が印加される。

また、誤差増幅器ＥＲＡ１の非反転入力端子には、基準電圧ｅ２が印加されている。基準電圧ｅ２の値は、出力電圧ＶＯＵＴの値が目標電圧値であるときに、前記反転入力端子に印加される電圧Ｖ１の値と同じ値に設定されている。誤差増幅器ＥＲＡ１の出力端子（Ｎ１）は、制御回路２０Ａの端子（ＦＢ１）に接続されている。さらに、端子（ＦＢ１）と入力端子（ＩＮ１）との間には、帰還コンデンサＣ２と帰還抵抗Ｒ３とが直列に接続されている。

発振回路３０は、起動停止回路３１及び三角波発振器３２を有する。起動停止回路３１には、制御回路２０Ａの入力端子（ＩＮ２）を介し、起動制御信号ＯＮ／ＯＦＦが入力される。ここでは、起動停止回路３１は、起動制御信号ＯＮ／ＯＦＦに応じて制御回路２０Ａに電源を供給する内部電源回路によって構成されている。三角波発振器３２は、例えば、ＯＰアンプ、抵抗、コンデンサ等を用いて構成される。発振回路３０は、三角波信号ＶＳを出力する。三角波信号ＶＳは、一定の電圧値の範囲（ここでは、１．０Ｖ〜２．０Ｖ）で振幅する。

ＰＷＭ比較器４０は、プラス側入力端子（＋）及びマイナス側入力端子（−）を有する。プラス側入力端子（＋）は、誤差増幅器ＥＲＡ１の出力端子（Ｎ１）に接続されている。マイナス側入力端子（−）は、三角波発振器３２に接続されている。

ＰＷＭ比較器４０の出力端子（Ｑ）は、制御回路２０Ａの非反転入力端子（ＤＨ）を介し、メインスイッチングトランジスタＦＥＴ１のゲートに接続されている。ＰＷＭ比較器４０の出力端子（＊Ｑ）は、論理積ゲート回路ＡＮＤ１の第１入力に接続されている。論理積ゲート回路ＡＮＤ１の出力は、反転出力端子（ＤＬ）を介し、同期側スイッチングトランジスタＦＥＴ２のゲートに接続されている。

論理積ゲート回路ＡＮＤ１の第２入力には、論理和ゲート回路ＯＲ１の出力が接続されている。論理和ゲート回路ＯＲ１の第１入力は、比較器ＣＯＭＰ１の出力端子（Ｎ２）に接続され、論理和ゲート回路ＯＲ１の第２入力は、ヒステリシスコンパレータＣＯＭＰ２の出力端子（Ｎ３）に接続されている。

次に、降圧型ＤＣ−ＤＣコンバータ１０Ａの制御方法を説明する。降圧型ＤＣ−ＤＣコンバータ１０Ａは、メインスイッチングトランジスタＦＥＴ１及び同期側スイッチングトランジスタＦＥＴ２を交互にオンオフ制御することにより、出力電圧ＶＯＵＴを、出力端子（ＯＵＴ）に接続される負荷回路に供給する。本実施形態の降圧型ＤＣ−ＤＣコンバータ１０Ａでは、一周期に対するＰＷＭ信号のオン時間ＴＯＮの比（デューティー比）を変化させることにより、直流入力電圧ＶＩＮに対し、出力電圧ＶＯＵＴを目標電圧値に制御することができる。

直流入力電圧ＶＩＮと出力電圧ＶＯＵＴとの関係は、下記の数式のように表される。
ＶＯＵＴ＝{ＴＯＮ／（ＴＯＮ＋ＴＯＦＦ）}×ＶＩＮ
ここで、ＴＯＮ／（ＴＯＮ＋ＴＯＦＦ）：デューティー比

誤差増幅器ＥＲＡ１は、前記電圧Ｖ１と基準電圧ｅ２とを比較し、誤差増幅器出力電圧ＶＯＰを、ＰＷＭ比較器４０に出力する。誤差増幅器出力電圧ＶＯＰは、基準電圧ｅ２に対して電圧Ｖ１を誤差増幅したものである。また、三角波発信器３２は、前記三角波信号ＶＳを、ＰＷＭ比較器４０に出力する。

ＰＷＭ比較器４０のプラス側入力端子（＋）には、誤差増幅器出力電圧ＶＯＰが入力され、ＰＷＭ比較器４０のマイナス側入力端子（−）には、三角波信号ＶＳが入力される。ＰＷＭ比較器４０は、誤差増幅器出力電圧ＶＯＰと三角波信号ＶＳの電圧値とを比較する。

誤差増幅器出力電圧ＶＯＰが、三角波信号ＶＳの電圧値よりも高い場合には、ＰＷＭ比較器４０は、出力端子（Ｑ）から、ハイレベルのＰＷＭ信号を出力する。このとき、ＰＷＭ比較器４０は、出力端子（＊Ｑ）から、ローレベルの反転ＰＷＭ信号を出力する。

これに対し、誤差増幅器出力電圧ＶＯＰが、三角波信号ＶＳの電圧値よりも低い場合には、ＰＷＭ比較器４０は、出力端子（Ｑ）から、ローレベルのＰＷＭ信号を出力する。このとき、ＰＷＭ比較器４０は、出力端子（＊Ｑ）から、ハイレベルの反転ＰＷＭ信号を出力する。

電圧Ｖ１が基準電圧ｅ２に比べて低い場合には、誤差増幅器出力電圧ＶＯＰが上昇し、ＰＷＭ信号がハイレベルになる期間（ＴＯＮ）が長くなる。これによって、前記デューティ比が大きくなり、出力電圧ＶＯＵＴが上昇する。これに対し、電圧Ｖ１が基準電圧ｅ２に比べて高い場合には、誤差増幅器出力電圧ＶＯＰは下降し、ＰＷＭ信号がローレベルになる期間（ＴＯＦＦ）が長くなる。これによって、前記デューティ比が小さくなり、出力電圧ＶＯＵＴが下降する。

ＰＷＭ信号は、非反転出力端子（ＤＨ）を介してメインスイッチングトランジスタＦＥＴ１のゲートに入力される。ＰＷＭ信号がハイレベルの場合には、メインスイッチングトランジスタＦＥＴ１はオン状態になり、電流Ｉ１が流れる。これによって、チョークコイルＬ１に電力が蓄積される。なお、メインスイッチングトランジスタＦＥＴ１は、チョークコイルＬ１に電力を蓄積するときにオン状態になるから、本発明の第１スイッチング素子に相当する。

メインスイッチングトランジスタＦＥＴ１がオン状態になると、チョークコイルＬ１の前記入力端子（ＩＮ）側の電圧値が、直流入力電圧ＶＩＮの電圧値まで上昇する。このため、同期側スイッチングトランジスタＦＥＴ２のドレイン電圧が、接地電圧よりも上昇する。これにより、比較器ＣＯＭＰ１は、論理和ゲート回路ＯＲ１の第１入力に、ローレベルの信号を出力する。出力電圧ＶＯＵＴの値が、前記第１閾値電圧の値を超えていない場合には、ヒステリシスコンパレータＣＯＭＰ２は、論理和ゲート回路ＯＲ１の第２入力に、ローレベルの信号を出力する。

論理和ゲート回路ＯＲ１は、論理積ゲート回路ＡＮＤ１の第２入力に、ローレベルの信号を出力する。このとき、ＰＷＭ比較器４０によって、論理積ゲート回路ＡＮＤ１の第１入力に、ローレベルの反転ＰＷＭ信号が入力されると、論理積ゲート回路ＡＮＤ１は、前記反転出力端子（ＤＬ）を介し、同期側スイッチングトランジスタＦＥＴ２のゲートに、ローレベルの信号を出力する。これによって、同期側スイッチングトランジスタＦＥＴ２は、オフ状態になる。

ＰＷＭ信号が、ハイレベルからローレベルに反転した場合には、メインスイッチングトランジスタＦＥＴ１が、オフ状態になる。同期側スイッチングトランジスタＦＥＴ２のボディダイオードがオン状態になり、グランドからチョークコイルＬ１に向けて、電流が流れる。これにより、比較器ＣＯＭＰ１の出力信号がハイレベルに反転し、論理和ゲート回路ＯＲ１が、論理積ゲート回路ＡＮＤ１の第２入力に、ハイレベルの信号を出力する。このとき、ＰＷＭ比較器４０によって、論理積ゲート回路ＡＮＤ１の第１入力には、ハイレベルの信号が入力されている。論理積ゲート回路ＡＮＤ１は、同期側スイッチングトランジスタＦＥＴ２のゲートに、ハイレベルの信号を出力する。これにより、同期側スイッチングトランジスタＦＥＴ２は、オン状態になる。

同期側スイッチングトランジスタＦＥＴ２がオン状態になると、該トランジスタＦＥＴ２を介し、グランドからチョークコイルＬ１に向けた電流経路が形成される。これによって、チョークコイルＬ１に蓄積された電力が、出力端子（ＯＵＴ）を介し、負荷回路に供給される。なお、同期側スイッチングトランジスタＦＥＴ２は、チョークコイルＬ１に蓄積された電力を負荷回路に供給するときにオン状態になるから、本発明の第２スイッチング素子に相当する。

本実施形態の降圧型ＤＣ−ＤＣコンバータ１０Ａにおいては、負荷回路に電力を供給する状態が、軽負荷状態や無負荷状態に変化すると、次のように動作する。図２に図示するように、時刻ｔ１において、軽負荷状態や無負荷状態に変化すると、供給過多となった電力が、コンデンサＣ１に蓄積されることにより、出力電圧ＶＯＵＴが上昇する。その後、時刻ｔ２において、出力電圧ＶＯＵＴの値が、ヒステリシスコンパレータＣＯＭＰ２の第１閾値電圧ｅ１の電圧値を超えると、ヒステリシスコンパレータＣＯＭＰ２は、論理和ゲート回路ＯＲ１の第２入力に、ハイレベルの信号を出力する。

比較器ＣＯＭＰ１は、同期側スイッチングトランジスタＦＥＴ２のドレイン電圧の値が、接地電圧の値よりも高いことを検出すると、論理和ゲート回路ＯＲ１の第１入力に、ローレベルの信号を出力し、電流Ｉ２が流れていることを検出している。論理和ゲート回路ＯＲ１の第１入力に、ローレベルの信号が入力されている場合であっても、論理和ゲート回路ＯＲ１の第１入力に、ハイレベルの信号が入力されている場合には、論理和ゲート回路ＯＲ１は、論理積ゲート回路ＡＮＤ１の第２入力に、ハイレベルの信号を出力する。

上述したように、出力電圧ＶＯＵＴの値が上昇すると、時刻ｔ２においては、前記電圧Ｖ１の値が、基準電圧ｅ２の値を超えている。これにより、誤差増幅器出力電圧ＶＯＰが下降し、ＰＷＭ信号がローレベルになる期間（ＴＯＦＦ）が長くなると共に、反転ＰＷＭ信号がハイレベルになる期間が長くなる。

ＰＷＭ比較器４０が、論理積ゲート回路ＡＮＤ１の第１入力に、ハイレベルの反転ＰＷＭ信号を出力すると、論理積ゲート回路ＡＮＤ１は、同期側スイッチングトランジスタＦＥＴ２に、ハイレベルの信号を出力する。これによって、同期側スイッチングトランジスタＦＥＴ２がオン状態になる。この場合には、電流Ｉ１が流れ、チョークコイルＬ１に蓄えられた電力が、出力端子（ＯＵＴ）を介し、負荷回路に供給される。同期側スイッチングトランジスタＦＥＴ２のオン状態が継続すると、チョークコイルＬ１が電力を放出した後には、出力端子（ＯＵＴ）から、主としてチョークコイルＬ１に向けて、電流Ｉ２が流れる。

本実施形態では、時刻ｔ３において、電流Ｉ２が流れ始める。これにより、図２に図示するように、出力電圧ＶＯＵＴの値が、目標電圧値ＶＢに向けて降下する。その後、出力電圧ＶＯＵＴの値が、目標電圧値ＶＢを下回ると、ヒステリシスコンパレータＣＯＭＰ２は、論理和ゲート回路ＯＲ１の第２入力に、ローレベルの信号を出力する。このとき、論理和ゲート回路ＯＲの第１入力には、比較器ＣＯＭＰ１によって、ローレベルの信号が入力されている。

続いて、論理和ゲート回路ＯＲ１は、論理積ゲート回路ＡＮＤ１の第２入力に、ローレベルの信号を出力する。そこで、論理積ゲート回路ＡＮＤ１は、同期側スイッチングトランジスタＦＥＴ２のゲートに、ローレベルの信号を出力する。これにより、同期側スイッチングトランジスタＦＥＴ２がオフ状態になる。

その後は、上述したように、誤差増幅器出力電圧ＶＯＰに応じ、ＰＷＭ比較器４０が、メインスイッチングトランジスタＦＥＴ１及び同期側スイッチングトランジスタＦＥＴ２を、交互にオンオフ制御する。これにより、出力電圧ＶＯＵＴの値が、目標電圧値ＶＢになるように制御される。

本実施形態では、ヒステリシスコンパレータＣＯＭＰ２によって、出力電圧ＶＯＵＴの値と第１閾値電圧ｅ１の電圧値とが比較され、出力電圧ＶＯＵＴの値が、目標電圧値＋ΔＶとなっているか否かを検出している。したがって、ヒステリシスコンパレータＣＯＭＰ２は、本発明の検出部に相当する。また、出力電圧ＶＯＵＴの値と第１閾値電圧ｅ１の電圧値とが比較され、出力電圧ＶＯＵＴの値が、目標電圧値＋ΔＶとなっているか否かを検出することは、本発明の検出ステップに相当する。

本実施形態では、比較器ＣＯＭＰ１によって、同期側スイッチングトランジスタＦＥＴ２のドレイン電圧の値が、接地電圧の値よりも高いことを検出することにより、電流Ｉ２（逆流）が流れていることを検出している。したがって、比較器ＣＯＭＰ１は、本発明の逆流検知部に相当する。また、同期側スイッチングトランジスタＦＥＴ２のドレイン電圧の値が、接地電圧の値よりも高いことを検出することにより、電流Ｉ２（逆流）が流れていることを検出することは、本発明の逆流検知ステップに相当する。

本実施形態では、比較器ＣＯＭＰ１の出力信号及びヒステリシスコンパレータＣＯＭＰ２の出力信号が、論理和ゲート回路ＯＲ１に入力されている。さらに、本実施形態では、論理和ゲート回路ＯＲ１によって、論理積ゲート回路ＡＮＤ１の第２入力に、ハイレベルの信号が入力されると共に、ＰＷＭ比較器４０によって、論理積ゲート回路ＡＮＤ１の第１入力に、ハイレベルの信号が入力されると、論理積ゲート回路ＡＮＤ１が、同期側スイッチングトランジスタＦＥＴ２のゲートに、ハイレベルの信号を出力する。したがって、論理和ゲート回路ＯＲ１及び論理積ゲート回路ＡＮＤ１は、前記トランジスタＦＥＴ２をオン状態にするハイレベルの信号を出力しており、本発明の信号出力部に相当する。また、論理和ゲート回路ＯＲ１及び論理積ゲート回路ＡＮＤ１によって、前記トランジスタＦＥＴ２をオン状態にするハイレベルの信号を出力することは、本発明の信号出力ステップに相当する。

上述したように、論理和ゲート回路ＯＲ１及び論理積ゲート回路ＡＮＤ１は、チョークコイルＬ１に蓄積された電力やコンデンサＣ１に蓄積された電力を放出した後も、同期側スイッチングトランジスタＦＥＴ２のオン状態を継続させている。したがって、論理和ゲート回路ＯＲ１及び論理積ゲート回路ＡＮＤ１は、本発明の制御部に相当する。また、チョークコイルＬ１に蓄積された電力やコンデンサＣ１に蓄積された電力を放出した後も、同期側スイッチングトランジスタＦＥＴ２のオン状態を継続させことは、本発明の制御ステップに相当する。

＜実施形態１の効果＞
本実施形態の降圧型ＤＣ−ＤＣコンバータ１０Ａ及びその制御回路２０Ａによれば、同期側スイッチングトランジスタＦＥＴ２のオン状態を継続させると、チョークコイルＬ１に蓄積された電力やコンデンサＣ１に蓄積された電力が、出力端子（ＯＵＴ）を介し、負荷回路に供給され、時刻ｔ２において、出力電圧ＶＯＵＴの値が、第１閾値電圧ｅ１の電圧値（目標電圧値＋ΔＶ）に達したことが検出される。その後、本実施形態の降圧型ＤＣ−ＤＣコンバータ１０Ａ及びその制御回路２０Ａでは、同期側スイッチングトランジスタＦＥＴ２のオン状態が継続され、チョークコイルＬ１が電力を放出した後には、出力端子（ＯＵＴ）から、主としてチョークコイルＬ１に向けて、電流Ｉ２を流すことができる。そこで、本実施形態の降圧型ＤＣ−ＤＣコンバータ１０Ａ及びその制御回路２０Ａによれば、時刻ｔ３以降においては、出力電圧ＶＯＵＴの値を降下させることができ、オーバーシュートの状態が継続することを防ぐことができる。

本実施形態の降圧型ＤＣ−ＤＣコンバータ１０Ａの制御方法によれば、同期側スイッチングトランジスタＦＥＴ２のオン状態を継続させると、チョークコイルＬ１に蓄積された電力やコンデンサＣ１に蓄積された電力が、出力端子（ＯＵＴ）を介し、負荷回路に供給され、時刻ｔ２において、出力電圧ＶＯＵＴの値が、第１閾値電圧ｅ１の電圧値（目標電圧値＋ΔＶ）に達したことが検出される。その後、本実施形態の降圧型ＤＣ−ＤＣコンバータ１０Ａの制御方法によれば、同期側スイッチングトランジスタＦＥＴ２のオン状態が継続され、チョークコイルＬ１が電力を放出した後には、出力端子（ＯＵＴ）から、主としてチョークコイルＬ１に向けて、電流Ｉ２を流すことができる。そこで、本実施形態の降圧型ＤＣ−ＤＣコンバータ１０Ａの制御方法によれば、時刻ｔ３以降においては、出力電圧ＶＯＵＴの値を降下させることができ、オーバーシュートの状態が継続することを防ぐことができる。

本実施形態の降圧型ＤＣ−ＤＣコンバータ１０Ａ及びその制御回路２０Ａでは、ヒステリシスコンパレータＣＯＭＰ２の第１閾値電圧ｅ１の電圧値を、目標電圧値＋ΔＶに設定すると共に、前記コンパレータＣＯＭＰ２の第２閾値電圧の電圧値を、目標電圧値ＶＢに設定している。これにより、降圧型ＤＣ−ＤＣコンバータ１０Ａの出力電圧ＶＯＵＴが上昇する場合には、出力電圧ＶＯＵＴの値が第１閾値電圧ｅ１の電圧値よりも低いときに、ヒステリシスコンパレータＣＯＭＰ２がローレベルの信号を出力し、出力電圧ＶＯＵＴの値が第１閾値電圧ｅ１の電圧値よりも高いときに、前記コンパレータＣＯＭＰ２がハイレベルの信号を出力する。本実施形態の降圧型ＤＣ−ＤＣコンバータ１０Ａ及びその制御回路２０Ａによれば、ヒステリシスコンパレータＣＯＭＰ２によって、出力電圧ＶＯＵＴの値を、第１閾値電圧ｅ１の電圧値と比較することができ、出力電圧ＶＯＵＴの値が目標電圧値を超えて、オーバーシュートの状態にあるか否かを検出することができる。また、降圧型ＤＣ−ＤＣコンバータ１０Ａの出力電圧ＶＯＵＴが下降する場合には、出力電圧ＶＯＵＴの値が第２閾値電圧の電圧値よりも低いときに、ヒステリシスコンパレータＣＯＭＰ２がローレベルの信号を出力する。そこで、本実施形態の降圧型ＤＣ−ＤＣコンバータ１０Ａ及びその制御回路２０Ａによれば、出力電圧ＶＯＵＴにノイズが重畳されている場合であっても、出力電圧ＶＯＵＴの値が、第１閾値電圧ｅ１の電圧値と第２閾値電圧の電圧値（目標電圧値ＶＢ）との間では、ヒステリシスコンパレータＣＯＭＰ２の出力信号のチャタリングを防ぐことができる。したがって、本実施形態の降圧型ＤＣ−ＤＣコンバータ１０Ａ及びその制御回路２０Ａによれば、ヒステリシスコンパレータＣＯＭＰ２の出力信号が変動することを抑えることができ、ヒステリシスコンパレータＣＯＭＰ２の電圧比較結果を安定させることができる。

加えて、本実施形態の降圧型ＤＣ−ＤＣコンバータ１０Ａ及びその制御回路２０Ａによれば、第２閾値電圧の電圧値を、目標電圧値ＶＢに設定し、ヒステリシスコンパレータＣＯＭＰ２によって、出力電圧ＶＯＵＴの値が目標電圧値ＶＢを下回ったことを検出した時点で、制御回路２０Ａの論理積ゲート回路ＡＮＤ１によって、同期側スイッチングトランジスタＦＥＴ２のゲートに、ローレベルの信号を出力する。これにより、同期側スイッチングトランジスタＦＥＴ２のオン状態が継続することを解除することができる。そこで、同期側スイッチングトランジスタＦＥＴ２の機能を、電流Ｉ２（逆流）が流れることを防止するスイッチングトランジスタの機能に復帰させることができる。また、同期側スイッチングトランジスタＦＥＴ２のオン状態を解除することにより、出力電圧ＶＯＵＴの値が、目標電圧値ＶＢを下回る状態が継続することを防ぐことができる。

本実施形態の降圧型ＤＣ−ＤＣコンバータ１０Ａの制御方法では、出力電圧ＶＯＵＴを、電圧値が目標電圧値＋ΔＶに設定された第１閾値電圧ｅ１と比較している。さらに、本実施形態の降圧型ＤＣ−ＤＣコンバータ１０Ａの制御方法では、出力電圧ＶＯＵＴを、電圧値が目標電圧値ＶＢに設定された第２閾値電圧と比較している。これにより、降圧型ＤＣ−ＤＣコンバータ１０Ａの出力電圧ＶＯＵＴが上昇する場合には、出力電圧ＶＯＵＴの値が第１閾値電圧ｅ１の電圧値よりも低いときに、比較結果として、ローレベルの信号を出力し、出力電圧ＶＯＵＴの値が第１閾値電圧ｅ１の電圧値よりも高いときに、比較結果として、ハイレベルの信号を出力する。本実施形態の降圧型ＤＣ−ＤＣコンバータ１０Ａの制御方法によれば、出力電圧ＶＯＵＴを第１閾値電圧ｅ１と比較することにより、出力電圧ＶＯＵＴの値が目標電圧値を超えて、オーバーシュートの状態にあるか否かを検出することができる。また、本実施形態の降圧型ＤＣ−ＤＣコンバータ１０Ａの制御方法では、降圧型ＤＣ−ＤＣコンバータ１０Ａの出力電圧ＶＯＵＴが下降する場合には、出力電圧ＶＯＵＴの値が第２閾値電圧の電圧値よりも低いときに、比較結果として、ローレベルの信号を出力する。そこで、本実施形態の降圧型ＤＣ−ＤＣコンバータ１０Ａの制御方法によれば、出力電圧ＶＯＵＴにノイズが重畳されている場合であっても、出力電圧ＶＯＵＴの値が、第１閾値電圧ｅ１の電圧値と第２閾値電圧の電圧値（目標電圧値ＶＢ）との間では、前記比較結果である出力信号のチャタリングを防ぐことができる。したがって、本実施形態の降圧型ＤＣ−ＤＣコンバータ１０Ａの制御方法によれば、前記出力信号が変動することを抑えることができ、前記比較結果を安定させることができる。

加えて、本実施形態の降圧型ＤＣ−ＤＣコンバータ１０Ａの制御方法によれば、第２閾値電圧の電圧値を、目標電圧値ＶＢに設定し、出力電圧ＶＯＵＴの値が目標電圧値ＶＢを下回ったことを検出した時点で、同期側スイッチングトランジスタＦＥＴ２のゲートに、ローレベルの信号を出力する。これにより、同期側スイッチングトランジスタＦＥＴ２のオン状態が継続することを解除することができる。そこで、同期側スイッチングトランジスタＦＥＴ２の機能を、電流Ｉ２（逆流）が流れることを防止するスイッチングトランジスタの機能に復帰させることができる。また、同期側スイッチングトランジスタＦＥＴ２のオン状態を解除することにより、出力電圧ＶＯＵＴの値が、目標電圧値ＶＢを下回る状態が継続することを防ぐことができる。

本実施形態の降圧型ＤＣ−ＤＣコンバータ１０Ａ及びその制御回路２０Ａによれば、比較器ＣＯＭＰ１によって、電流Ｉ２（逆流）が流れていることを検出したことに加え、ヒステリシスコンパレータＣＯＭＰ２によって、出力電圧ＶＯＵＴの値が、第１閾値電圧ｅ１の電圧値（目標電圧値＋ΔＶ）に達したことを検出した場合に、出力電圧ＶＯＵＴの値を降下させるために、論理和ゲート回路ＯＲ１及び論理積ゲート回路ＡＮＤ１が、同期側スイッチングトランジスタＦＥＴ２をオン状態にするハイレベルの信号を、前記トランジスタＦＥＴ２のゲートに出力することができる。

本実施形態の降圧型ＤＣ−ＤＣコンバータ１０Ａの制御方法によれば、電流Ｉ２（逆流）が流れていることを検出したことに加え、出力電圧ＶＯＵＴの値が、第１閾値電圧ｅ１の電圧値（目標電圧値＋ΔＶ）に達したことを検出した場合に、出力電圧ＶＯＵＴの値を降下させるために、同期側スイッチングトランジスタＦＥＴ２をオン状態にするハイレベルの信号を、前記トランジスタＦＥＴ２のゲートに出力することができる。

＜実施形態２＞
本発明の実施形態２を、図３を参照しつつ説明する。ここでは、実施形態１と同一の構成は同一の符号を付し、その説明を省略する。図３は、本実施形態の降圧型ＤＣ−ＤＣコンバータ１０Ｂの回路構成図である。降圧型ＤＣ−ＤＣコンバータ１０Ｂは、実施形態１の降圧型ＤＣ−ＤＣコンバータ１０Ａの制御回路２０Ａに代えて、ワンショット発生器５０を備えた制御回路２０Ｂを有するものである。ワンショット発生器５０は、ヒステリシスコンパレータＣＯＭＰ２の出力端子（Ｎ３）と論理和ゲート回路ＯＲの第２入力との間に接続されている。

本実施形態の降圧型ＤＣ−ＤＣコンバータ１０Ｂにおいては、負荷回路に電力を供給する状態が、軽負荷状態や無負荷状態に変化すると、次のように動作する。上述したように、出力電圧ＶＯＵＴの値が、ヒステリシスコンパレータＣＯＭＰ２の第１閾値電圧ｅ１の電圧値を超えると、ヒステリシスコンパレータＣＯＭＰ２は、ワンショット発生器５０に、ハイレベルの信号を出力する。

ワンショット発生器５０は、前記ハイレベルの信号の立ち上がりエッジを検出すると、論理和ゲート回路ＯＲ１の第２入力に、予め決められたパルス幅のハイレベルの信号を出力する。パルス幅に相当する時間に亘り、論理和ゲート回路ＯＲ１は、論理積ゲート回路ＡＮＤ１の第２入力に、ハイレベルの信号を出力する。論理積ゲート回路ＡＮＤ１の第１入力に、ハイレベルの信号が入力されると共に、前記パルス幅に相当する時間に亘り、論理積ゲート回路ＡＮＤ１の第２入力に、ハイレベルの信号が入力されると、論理積ゲート回路ＡＮＤ１は、同期側スイッチングトランジスタＦＥＴ２のゲートに、ハイレベルの信号を出力する。これにより、前記パルス幅に相当する時間に亘り、同期側スイッチングトランジスタＦＥＴ２がオン状態になる。

ワンショット発生器５０が、ハイレベルの信号の出力を終えると、出力電圧ＶＯＵＴの値が、前記第１閾値電圧ｅ１の電圧値を超えている場合であっても、論理和ゲート回路ＯＲ１は、論理積ゲート回路ＡＮＤ１の第２入力に、ローレベルの信号を出力する。出力電圧ＶＯＵＴの値が、第１閾値電圧ｅ１の電圧値を超え、上述したように、前記電流Ｉ２（逆流）が流れている場合であっても、論理積ゲート回路ＡＮＤ１の第２入力に、ローレベルの信号が入力されると、論理積ゲート回路ＡＮＤ１は、同期側スイッチングトランジスタＦＥＴ２のゲートに、ローレベルの信号を出力する。これにより、同期側スイッチングトランジスタＦＥＴ２はオフ状態になる。

本実施形態においては、ワンショット発生器５０によって、ヒステリシスコンパレータＣＯＭＰ２によって出力されたハイレベルの信号の立ち上がりエッジが検出されると、ワンショット発生器５０は、予め決められたパルス幅に相当する時間に亘り、論理和ゲート回路ＯＲ１の第２入力に、ハイレベルの信号を出力している。したがって、ワンショット発生器５０は、本発明の計時出力部に相当する。

本実施形態においては、ヒステリシスコンパレータＣＯＭＰ２によって出力されたハイレベルの信号の立ち上がりエッジが検出されると、予め決められたパルス幅に相当する時間に亘り、論理和ゲート回路ＯＲ１の第２入力に、ハイレベルの信号を出力する処理を行っている。当該処理は、本発明の計時出力ステップに相当する。

＜実施形態２の効果＞
本実施形態の降圧型ＤＣ−ＤＣコンバータ１０Ｂ及びその制御回路２０Ｂは、出力電圧ＶＯＵＴの値が、第１閾値電圧ｅ１の電圧値を超え、かつ前記電流Ｉ２（逆流）が流れている場合に、ワンショット発生器５０によって、予め決められたパルス幅に相当する時間に亘り、論理和ゲート回路ＯＲ１の第２入力に、ヒステリシスコンパレータＣＯＭＰ２の検出結果と同様なハイレベルの信号を出力することができる。そこで、本実施形態の降圧型ＤＣ−ＤＣコンバータ１０Ｂ及びその制御回路２０Ｂによれば、ワンショット発生器５０を用いることにより、ヒステリシスコンパレータＣＯＭＰ２によって出力されるハイレベルの信号に応じて、前記パルス幅に相当する時間に亘り、論理和ゲート回路ＯＲ１が、ハイレベルの信号を出力し、同期側スイッチングトランジスタＦＥＴ２をオン状態に制御することができる。したがって、本実施形態の降圧型ＤＣ−ＤＣコンバータ１０Ｂ及びその制御回路２０Ｂでは、同期側スイッチングトランジスタＦＥＴ２をオン状態に制御する時間を、前記パルス幅に相当する時間に制御することができ、前記トランジスタＦＥＴ２がオン状態のときに発生する電力損失を低減させることができる。

本実施形態の降圧型ＤＣ−ＤＣコンバータ１０Ｂの制御方法によれば、出力電圧ＶＯＵＴの値が、第１閾値電圧ｅ１の電圧値を超え、かつ前記電流Ｉ２（逆流）が流れている場合に、予め決められたパルス幅に相当する時間に亘り、論理和ゲート回路ＯＲ１の第２入力に、ヒステリシスコンパレータＣＯＭＰ２の検出結果と同様なハイレベルの信号を出力することができる。そこで、本実施形態の降圧型ＤＣ−ＤＣコンバータ１０Ｂの制御方法によれば、ヒステリシスコンパレータＣＯＭＰ２によって出力されるハイレベルの信号に応じて、前記パルス幅に相当する時間に亘り、ハイレベルの信号を出力し、同期側スイッチングトランジスタＦＥＴ２をオン状態に制御することができる。したがって、本実施形態の降圧型ＤＣ−ＤＣコンバータ１０Ｂの制御方法によれば、同期側スイッチングトランジスタＦＥＴ２をオン状態に制御する時間を、前記パルス幅に相当する時間に制御することができ、前記トランジスタＦＥＴ２がオン状態のときに発生する電力損失を低減させることができる。

本発明は、上述した実施形態に限定されるものではなく、発明の趣旨を逸脱しない範囲内において構成の一部を適宜変更して実施することができる。上述した降圧型ＤＣ−ＤＣコンバータ１０Ａにおいては、目標電圧値に加算する電圧値（ΔＶ）を適宜に変更することにより、ヒステリシスコンパレータＣＯＭＰ２の第１閾値電圧ｅ１の電圧値を変更してもよい。また、上述した降圧型ＤＣ−ＤＣコンバータ１０Ｂにおいては、同期側スイッチングトランジスタＦＥＴ２によって発生する電力損失量を考慮し、ワンショット発生器５０によって出力されるハイレベルの信号のパルス幅を、適宜に変更してもよい。さらに、上述した降圧型ＤＣ−ＤＣコンバータ１０Ａ、１０Ｂにおいては、第２閾値電圧の電圧値を、目標電圧値ＶＢに代えて、前記目標電圧値ＶＢと第１閾値電圧ｅ１の電圧値の間の値に設定してもよい。

上述した降圧型ＤＣ−ＤＣコンバータ１０Ａの制御回路２０Ａ及び降圧型ＤＣ−ＤＣコンバータ１０Ｂの制御回路２０Ｂは、単一の半導体チップ又は複数の半導体チップにより構成してもよい。また、降圧型ＤＣ−ＤＣコンバータ１０Ａ、１０Ｂは、単一の半導体チップ又は複数の半導体チップにより構成してもよい。さらに、電子機器は、制御回路２０Ａを備える降圧型ＤＣ−ＤＣコンバータ１０Ａや制御回路２０Ｂを備える降圧型ＤＣ−ＤＣコンバータ１０Ｂを用いるものとしてもよい。

本発明の技術思想により背景技術における課題を解決するための手段を、以下に列記する。
（付記１） 誘導素子に電力を蓄積する際に導通する第１スイッチング素子と、前記誘導素子に蓄積された電力を負荷に供給する際に導通する第２スイッチング素子と、を備える同期整流型ＤＣ−ＤＣコンバータの制御回路において、
前記同期整流型ＤＣ−ＤＣコンバータの出力電圧の値が目標電圧値よりも更に所定電圧高い値であることを検出する検出部と、
前記検出部の検出結果に基づいて、前記誘導素子に蓄積された電力の放出が完了した後に、前記第２スイッチング素子を導通状態に維持する制御部と、
を備えることを特徴とする同期整流型ＤＣ−ＤＣコンバータの制御回路。
（付記２） 前記検出部は、前記目標電圧値よりも更に所定電圧高い電圧値に設定された第１比較電圧を有するヒステリシスコンパレータを備えることを特徴とする付記１に記載の同期整流型ＤＣ−ＤＣコンバータの制御回路。
（付記３） 前記制御部は、前記第２スイッチング素子に流れる電流の方向を検知する逆流検知部と、前記逆流検知部の検知結果及び前記検出部の検出結果に基づいて、前記第２スイッチング素子を導通状態に制御する制御信号を出力する信号出力部と、を備えることを特徴とする付記１又は付記２に記載の同期整流型ＤＣ−ＤＣコンバータの制御回路。
（付記４） 前記ヒステリシスコンパレータは、電圧値が前記目標電圧値に設定された第２比較電圧を有することを特徴とする付記２に記載の同期整流型ＤＣ−ＤＣコンバータの制御回路。
（付記５） 前記検出部の検出動作を起点として、所定時間に亘り前記信号出力部に前記検出結果を出力する計時出力部を備えることを特徴とする付記３に記載の同期整流型ＤＣ−ＤＣコンバータの制御回路。
（付記６） 誘導素子に電力を蓄積する際に導通する第１スイッチング素子と、前記誘導素子に蓄積された電力を負荷に供給する際に導通する第２スイッチング素子と、を備える同期整流型ＤＣ−ＤＣコンバータにおいて、
前記同期整流型ＤＣ−ＤＣコンバータの出力電圧の値が目標電圧値よりも更に所定電圧高い値であることを検出する検出部と、
前記検出部の検出結果に基づいて、前記誘導素子に蓄積された電力の放出が完了した後に、前記第２スイッチング素子を導通状態に維持する制御部と、
を備えることを特徴とする同期整流型ＤＣ−ＤＣコンバータ。
（付記７） 前記検出部は、前記目標電圧値よりも更に所定電圧高い電圧値に設定された第１比較電圧を有するヒステリシスコンパレータを備えることを特徴とする付記６に記載の同期整流型ＤＣ−ＤＣコンバータ。
（付記８） 前記制御部は、前記第２スイッチング素子に流れる電流の方向を検知する逆流検知部と、前記逆流検知部の検知結果及び前記検出部の検出結果に基づいて、前記第２スイッチング素子を導通状態に制御する制御信号を出力する信号出力部と、を備えることを特徴とする付記６又は付記７に記載の同期整流型ＤＣ−ＤＣコンバータ。
（付記９） 前記ヒステリシスコンパレータは、電圧値が前記目標電圧値に設定された第２比較電圧を有することを特徴とする付記７に記載の同期整流型ＤＣ−ＤＣコンバータ。
（付記１０） 前記検出部の検出動作を起点として、所定時間に亘り前記信号出力部に前記検出結果を出力する計時出力部を備えることを特徴とする付記８に記載の同期整流型ＤＣ−ＤＣコンバータ。
（付記１１） 誘導素子に電力を蓄積する際に第１スイッチング素子を導通させ、前記誘導素子に蓄積された電力を負荷に供給する際に第２スイッチング素子を導通させる同期整流型ＤＣ−ＤＣコンバータの制御方法において、
前記同期整流型ＤＣ−ＤＣコンバータの出力電圧の値が目標電圧値よりも更に所定電圧高い値であることを検出する検出ステップと、
前記検出ステップの検出結果に基づいて、前記誘導素子に蓄積された電力の放出が完了した後に、前記第２スイッチング素子を導通状態に維持する制御ステップと、
を備えることを特徴とする同期整流型ＤＣ−ＤＣコンバータの制御方法。
（付記１２） 前記検出ステップは、前記出力電圧を、前記目標電圧値よりも更に所定電圧高い電圧値に設定された第１比較電圧と比較することを特徴とする付記１１に記載の同期整流型ＤＣ−ＤＣコンバータの制御方法。
（付記１３） 前記制御ステップは、前記第２スイッチング素子に流れる電流の方向を検知する逆流検知ステップと、前記逆流検知ステップの検知結果及び前記検出ステップの検出結果に基づいて、前記第２スイッチング素子を導通状態に制御する制御信号を出力する信号出力ステップと、を備えることを特徴とする付記１１又は付記１２に記載の同期整流型ＤＣ−ＤＣコンバータの制御方法。
（付記１４） 前記検出ステップは、前記出力電圧を、電圧値が前記目標電圧値に設定された第２比較電圧と比較することを特徴とする付記１２に記載の同期整流型ＤＣ−ＤＣコンバータの制御方法。
（付記１５） 前記検出ステップの検出動作を起点として、所定時間に亘り前記検出結果を出力する計時出力ステップを備えることを特徴とする付記１３に記載の同期整流型ＤＣ−ＤＣコンバータの制御方法。

実施形態１の降圧型ＤＣ−ＤＣコンバータの回路構成図である。 出力電圧の経時変化を示すグラフである。 実施形態２の降圧型ＤＣ−ＤＣコンバータの回路構成図である。 従来の同期整流型ＤＣ−ＤＣコンバータの回路構成図である。

符号の説明

１０Ａ、１０Ｂ 降圧型ＤＣ−ＤＣコンバータ
２０Ａ、２０Ｂ 制御回路
５０ ワンショット発生器
ＡＮＤ１ 論理積ゲート回路
ＣＯＭＰ１ 比較器
ＣＯＭＰ２ ヒステリシスコンパレータ
ｅ１ 第１閾値電圧
ＦＥＴ１ メインスイッチングトランジスタ
ＦＥＴ２ 同期側スイッチングトランジスタ
Ｌ１ チョークコイル
ＯＲ１ 論理和ゲート回路
ＶＯＵＴ 出力電圧

Claims (10)

1. 誘導素子に電力を蓄積する際に導通する第１スイッチング素子と、前記誘導素子に蓄積された電力を負荷に供給する際に導通する第２スイッチング素子と、を備える同期整流型ＤＣ−ＤＣコンバータの制御回路において、
   前記同期整流型ＤＣ−ＤＣコンバータの出力電圧の値が目標電圧値よりも更に所定電圧高い値であることを検出する検出部と、
   前記検出部の検出結果に基づいて、前記誘導素子に蓄積された電力の放出が完了した後に、前記第２スイッチング素子を導通状態に維持する制御部と、
   を備えることを特徴とする同期整流型ＤＣ−ＤＣコンバータの制御回路。
2. 前記検出部は、前記目標電圧値よりも更に所定電圧高い電圧値に設定された第１比較電圧を有するヒステリシスコンパレータを備えることを特徴とする請求項１に記載の同期整流型ＤＣ−ＤＣコンバータの制御回路。
3. 前記制御部は、前記第２スイッチング素子に流れる電流の方向を検知する逆流検知部と、前記逆流検知部の検知結果及び前記検出部の検出結果に基づいて、前記第２スイッチング素子を導通状態に制御する制御信号を出力する信号出力部と、を備えることを特徴とする請求項１又は請求項２に記載の同期整流型ＤＣ−ＤＣコンバータの制御回路。
4. 前記検出部の検出動作を起点として、所定時間に亘り前記信号出力部に前記検出結果を出力する計時出力部を備えることを特徴とする請求項３に記載の同期整流型ＤＣ−ＤＣコンバータの制御回路。
5. 誘導素子に電力を蓄積する際に導通する第１スイッチング素子と、前記誘導素子に蓄積された電力を負荷に供給する際に導通する第２スイッチング素子と、を備える同期整流型ＤＣ−ＤＣコンバータにおいて、
   前記同期整流型ＤＣ−ＤＣコンバータの出力電圧の値が目標電圧値よりも更に所定電圧高い値であることを検出する検出部と、
   前記検出部の検出結果に基づいて、前記誘導素子に蓄積された電力の放出が完了した後に、前記第２スイッチング素子を導通状態に維持する制御部と、
   を備えることを特徴とする同期整流型ＤＣ−ＤＣコンバータ。
6. 前記検出部は、前記目標電圧値よりも更に所定電圧高い電圧値に設定された第１比較電圧を有するヒステリシスコンパレータを備えることを特徴とする請求項５に記載の同期整流型ＤＣ−ＤＣコンバータ。
7. 前記制御部は、前記第２スイッチング素子に流れる電流の方向を検知する逆流検知部と、前記逆流検知部の検知結果及び前記検出部の検出結果に基づいて、前記第２スイッチング素子を導通状態に制御する制御信号を出力する信号出力部と、を備えることを特徴とする請求項５又は請求項６に記載の同期整流型ＤＣ−ＤＣコンバータ。
8. 前記検出部の検出動作を起点として、所定時間に亘り前記信号出力部に前記検出結果を出力する計時出力部を備えることを特徴とする請求項７に記載の同期整流型ＤＣ−ＤＣコンバータ。
9. 誘導素子に電力を蓄積する際に第１スイッチング素子を導通させ、前記誘導素子に蓄積された電力を負荷に供給する際に第２スイッチング素子を導通させる同期整流型ＤＣ−ＤＣコンバータの制御方法において、
   前記同期整流型ＤＣ−ＤＣコンバータの出力電圧の値が目標電圧値よりも更に所定電圧高い値であることを検出する検出ステップと、
   前記検出ステップの検出結果に基づいて、前記誘導素子に蓄積された電力の放出が完了した後に、前記第２スイッチング素子を導通状態に維持する制御ステップと、
   を備えることを特徴とする同期整流型ＤＣ−ＤＣコンバータの制御方法。
10. 前記検出ステップは、前記出力電圧を、前記目標電圧値よりも更に所定電圧高い電圧値に設定された第１比較電圧と比較することを特徴とする請求項９に記載の同期整流型ＤＣ−ＤＣコンバータの制御方法。

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