JP2008103714A - マルチフィンガ・ターンオンのための同時及び分散自己バイアス法を用いた静電放電（ｅｓｄ）保護デバイス - Google Patents

マルチフィンガ・ターンオンのための同時及び分散自己バイアス法を用いた静電放電（ｅｓｄ）保護デバイス Download PDF

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Abstract

【課題】保護されている回路を有する半導体集積回路（ＩＣ）のためのマルチフィンガ型ＮＭＯＳ利用のＥＳＤ保護回路を提供する。
【解決手段】各フィンガが、それぞれＩＣのＩ／Ｏパッド２０とアース１５との間に接続されているドレイン及びソースと、フィンガをバイアスするための各フィンガのゲートとを有する、マルチフィンガ型ＮＭＯＳトランジスタ１００と、ＩＣのＩ／Ｏパッドに接続されているソースと、ＩＣの第１の電源９０に接続されているゲートとを備えるＰＭＯＳトランジスタ３１１を有するＥＳＤ検出器３１０と、ＩＣの電源ラインとアースとの間に形成されている寄生容量９００と、第１のダイオード３２１を有する転送回路３２０であって、カソード及びアノードが、それぞれ、ＰＭＯＳトランジスタのドレイン及びＮＭＯＳトランジスタの各フィンガのゲートに接続されている転送回路３２０と、を備える。
【選択図】図４

Description

関連出願
この特許出願は、２００１年７月５日にファイルされた米国仮出願番号第６０／３０３，２５６号の利益をクレームし、その内容を本願明細書に援用する。
発明の分野
本発明は、一般に、静電放電（ｅｌｅｃｔｒｏｓｔａｔｉｃ ｄｉｓｃｈａｒｇｅ；ＥＳＤ）保護回路の分野に関し、より具体的には、集積回路（ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ；ＩＣ）のマルチフィンガ型ＭＯＳ保護回路の改良に関する。
発明の背景
強力なＮＭＯＳ及び他のＥＳＤ保護は、ＣＭＯＳ技術において高レベルのＥＳＤ強さを得るのに非常に重要である。シリサイドの局所的なブロッキングの選択肢を伴うプロセスにおいては、均等な電流拡散及び均一なマルチフィンガトリガを保障するために、抵抗を安定させることが採り入れられる。
高不良しきい値及び良好なクランプ能力を伴う十分なＥＳＤ保護レベルを実現するためには、十分なデバイス幅を設けなければならない。そのため、マルチフィンガＭＯＳ構造が、ＥＳＤ保護のために実施されてきた。更に、パッドピッチ及び最少作動領域幅を減らすことは、設計限界により大きく制限されなければならないため、進歩したＣＭＯＳ技術においては、多数のフィンガを要する。
ＥＳＤストレス下のマルチフィンガデバイスに関する主な懸念は、該フィンガの非均一なトリガの可能性である。マルチフィンガ構造の均一なターンオンを保障するためには、第２のフィンガの降伏における電圧値Ｖｔ２が、寄生ＢＪＴトランジスタのトリガ電圧Ｖｔ１、即ち、スナップバックの始まりにおける電圧より大きくなければならない。高電流負荷によって最初にトリガされるフィンガを損傷することを避けるためには、隣接するフィンガを、低抵抗性ＥＳＤ導電状態（例えば、スナップバック）に切り替えなければならない。均質性条件Ｖｔ１＜Ｖｔ２を実現するためには、初期トリガ電圧Ｖｔ１を減少させるか、あるいは、第２の降伏電圧Ｖｔ２を増加させなければならない。
例えば、マルチフィンガＭＯＳデバイスが、スプリット素子として形成されている標準的なＩ／Ｏライブラリセルにおいては、複雑さが生じる。具体的には、該マルチフィンガデバイスは、該フィンガの第１の部分が、機能目的（例えば、ドライバ）のための集積回路（ＩＣ）の回路によって作動的に用いられ、該フィンガの第２の部分が、ＥＳＤ保護（例えば、ダミーのＥＳＤフィンガ）のためのみに用いられるスプリット素子として形成される。該マルチフィンガデバイスは、プリドライバにより各ゲートで駆動される特定数のフィンガを含む、あるいは除外することにより、いくつかの駆動耐力のために構成することができる。即ち、通常の回路動作中、上記作動的フィンガは、上記プリドライバにより制御されると共に、上記非作動ダミーＥＳＤフィンガは用いられない。この後者の場合、不使用のドライバフィンガのゲートは、通常、抵抗を介して直接または間接的に接地される。
ＥＳＤ発生時、上記作動的に用いられるフィンガ（ドライバフィンガ）と不使用のフィンガ（ダミーＥＳＤフィンガ）との間のトリガの競合は、一般的に作動的なフィンガ及び非作動的なフィンガの非均一なターンオンを引き起こす可能性がある。具体的には、該ドライバフィンガは、上記ダミーＥＳＤフィンガ（例えば、全てのフィンガの非均一ターンオン）の前にトリガする可能性があり、それにより、上記ＭＯＳデバイスの故障及び上記ＩＣの損傷を引き起こす可能性がある。従って、前デバイスのうちの一部のみがＥＳＤ電流を帯びると共に、該デバイスの残りの部分は電流の流れに寄与せず、かつ不使用のままである。
過電圧入力保護（ｏｖｅｒ−ｖｏｌｔａｇｅ ｔｏｌｅｒａｎｔ；ＯＶＴ）として構成されるドライバや他のＩ／Ｏ回路に対しては、別の問題が発生する。即ち、該Ｉ／Ｏ回路に印加される電圧は、電源電圧（例えば、ＶＤＤ）よりも高い可能性がある。ほとんどの過電圧の場合、単一のＮＭＯＳドライバは、該印加電圧が、ドレイン・ゲート間の通常指定最大電圧を越えるので、ホットキャリア注入の影響を受けやすくなる可能性がある。ホットキャリア注入を克服する一つの方法は、カスコード出力のドライバを用いることである。即ち、上記ＩＣのＩ／Ｏパッドとアースとの間に、２つのＮＭＯＳデバイス（トランジスタ）を直列に接続する。該直列接続カスコードＮＭＯＳトランジスタは、上記出力ドライバを形成する。そのソースが接地されている、上記作動的カスコードＮＭＯＳトランジスタフィンガのゲートは、上記プリドライバによって駆動される。別法として、上記非作動的（ダミーＥＳＤフィンガ）カスコードＮＭＯＳトランジスタフィンガのゲートは、接地されている。また、上記作動及び非作動ＮＭＯＳトランジスタフィンガは、通常ターンオン状態で電源ライン（例えば、ＶＤＤ）に接続されると共に、ドレインは上記Ｉ／Ｏパッドに接続される。このようにして、上記カスコードＮＭＯＳトランジスタのドレイン−ゲート電位は、ホットキャリアの懸念を生じるほど十分増加しない。
しかしながら、ＥＳＤ発生時には、上記カスコードデバイスは、寄生ＮＰＮトランジスタの長いベース長によりトリガし難い。従って、上記Ｖｔ１の値が増加すると共に、上記Ｖｔ２の値は、実質的に一定のままであり、それにより、上記カスコードＮＭＯＳドライバの非均一トリガの問題が更に生じる。ここでも、トリガの競合の問題が、上記トランジスタフィンガの一部分のみをトリガして、早まった故障を引き起こす可能性がある。従って、マルチフィンガターンオンのための同時及び分散自己バイアス法を用いたＥＳＤ保護デバイスを提供する必要性がある。
発明の概要
上記従来技術に関連する欠点は、保護される回路を有する半導体集積回路（ＩＣ）内の静電放電（ＥＳＤ）保護回路の様々な実施形態によって克服される。該ＥＳＤ保護回路は、同時及び分散自己バイアス型マルチフィンガターンオンＭＯＳデバイスを有する。一実施形態においては、複数のフィンガの各フィンガは、Ｐウェルと、該Ｐウェル内に散在する複数のＮ＋ドレイン領域を備え、該Ｎ＋ドレイン領域は、高電位に接続されている。
また、上記複数のフィンガの各フィンガは、上記Ｐウェル内に散在し、かつ上記複数の散在したＮ＋ドレイン領域と実質的に平行な複数のＮ＋ソース領域を含み、該Ｎ＋ソース領域は、アースに接続されている。ゲート領域は、上記複数の散在したＮ＋ドレイン領域と上記複数の散在したＮ＋ソース領域との間で上記Ｐウェル領域の上に配置されている。
また、第１の複数のＰ＋ローカル基板結合領域は、上記複数の散在したＮ＋ドレイン領域の間に散在し、かつ該Ｎ＋ドレイン領域から電気的に絶縁されており、第２の複数のＰ＋ローカル基板結合領域は、上記複数の散在したＮ＋ソース領域の間に散在し、かつ該Ｎ＋ソース領域から電気的に絶縁されている。更に、少なくとも２つのフィンガの上記第１および／または第２の複数のＰ＋基板結合領域のうちの少なくとも一方は、電気的に接続されており、各フィンガの上記ゲート領域は、プリドライバ回路と、アースと、前記第１及び第２の複数のＰ＋ローカル基板結合領域とを備えるいずれか一つの素子に結合されている。
第２の実施形態においては、ＥＳＤ保護回路は、保護される回路を有する半導体集積回路（ＩＣ）のための同時バイアスマルチフィンガターンオンＭＯＳデバイスを含む。該ＥＳＤ保護回路は、マルチフィンガ型ＮＭＯＳトランジスタを含み、各フィンガは、それぞれ上記ＩＣのＩ／Ｏパッドとアースとの間に接続するドレイン及びソースと、上記フィンガをバイアスするためのゲートとを有する。
更に、ＥＳＤ検出器は、上記ＩＣのＩ／Ｏパッドに接続されたソースと、該ＩＣの電源に接続するゲートとを有するＰＭＯＳトランジスタを含む。寄生容量は、上記ＩＣの電源ラインとアースとの間に形成される。第１のダイオードを有する転送回路は、上記ＰＭＯＳトランジスタのドレインと、上記ＮＭＯＳトランジスタの各フィンガのゲートとの間に接続されている。
理解を容易にするため、図面に共通している同一の構成要素を示すために、可能な限り、同一の参照数字を使用する。
本発明を、ＣＭＯＳデバイスに関連して説明する。しかしながら、当業者は、異なるドーパントの種類を選択し、かつ濃度を調節することにより、ＥＳＤによって引き起こされる損傷に影響を受けやすい他のデバイスに本発明を適用することができることを認識するであろう。本発明は、マルチフィンガ型ＮＭＯＳデバイスを用いた様々な例証となる実施形態を含み、それにより、上記ＩＣの通常動作（電源が入った状態）時のドライバとしての機能、および該ＩＣが、電源が供給されていないときのＥＳＤ保護デバイスとしての機能の二重機能を実現することができる。
図１は、本発明のマルチフィンガターンオンＮＭＯＳ・ＥＳＤ／ドライバデバイス１００の平面レイアウトを示す。図２Ａ〜図２Ｃは、それぞれラインａ−ａ’、ラインｂ−ｂ’、ラインｃ−ｃ’に沿った、図１のＮＭＯＳ・ＥＳＤ／ドライバデバイスの断面レイアウトを示し、図１と共に参照されたい。図１及び図２Ａ〜図２Ｃに示す実施形態は、上記ＮＭＯＳ・ＥＳＤ／ドライバデバイスの多数のフィンガの同時トリガを実行できるレイアウトを実現できる。図示のレイアウトは、有利には、より大きな回路設計の融通性を与える。例えば、上記ＮＭＯＳデバイスのフィンガは、通常のＩＣ動作時に能動的に使用される第１の群のフィンガと、ＥＳＤ発生時のための非作動ＩＣ状態時に、能動的であり、かつパッシブ（ダミー）フィンガとして使用される第２の群のフィンガとに分けることができる。該アクティブフィンガ及びパッシブフィンガは、共に、一定量のＥＳＤ電流をアースへ安全に分流させるのに十分である、全体的なデバイスサイズを実現するのに必要である。
また、上記レイアウトは、（任意の）上記フィンガの外部ゲートバイアス法、または上記ウェルの下に形成された基板（例えば、Ｐ型基板）及び上記フィンガのドープされた領域の外部基板バイアス法または自己バイアス法を含む様々な代替技術による、全ての該フィンガ（即ち、アクティブ及びパッシブフィンガ群の両方）のほぼ同時のターンオンを実現できる。ＮＭＯＳデバイス１００は、上記アクティブドライバフィンガが、ＥＳＤ保護時及び非作動ＩＣ状態時にも貢献すると共に、動作ＩＣ状態時に、アクティブトランジスタとして動作し、かつ通常の回路動作を妨げないことを意味する、完全にドライバ・コンパチブルである。これらの有利さは、図１及び図２Ａ〜図２Ｃのレイアウト図に関して、および図３〜図１３に関して示しかつ論議する、種々の回路に用いられるマルチフィンガＮＭＯＳデバイスの文脈において詳細に議論する。
図１について説明すると、複数のフィンガ１１０１〜１１０ｆが、Ｐウェル１０４（図２Ａ〜２Ｃ参照）内において実質的に平行に形成されている。各フィンガ１１０は、ドレインフィンガ領域１１２と、ソースフィンガ領域１１４と、ゲートフィンガ領域１１６とを備える。図１は、ドレインフィンガ領域１１２１〜１１２ｆ、ソースフィンガ領域１１４１〜１１４ｆ及びゲートフィンガ領域１１６１〜１１６ｆを例証的に示し、該第１のドレイン、ゲート及びソース領域１１２１、１１４１及び１１６１は、第１のフィンガ１１０１を形成する。
図２Ａについて説明すると、上記ドレイン及びソースフィンガ領域１１２、１１４は、高ドープＮ＋材で形成され、それらは、低ドープＰウェル１０４内に実質的に互いに平行に配置されている。ゲートフィンガ領域１１６（例えば、ポリシリコンゲート領域）は、Ｐウェル１０４の上、および薄いゲート絶縁層（例えば、ゲート酸化膜）上において、ドレインフィンガ領域１１２とソースフィンガ領域１１４との間に配置されている。従って、ドレインフィンガ領域１１２とソースフィンガ領域１１４との間で、ゲート領域１１６の下の上記Ｐウェルの一部は、上記ＮＭＯＳトランジスタのチャネル領域１２７（例えば、図２Ａに示すチャネル領域１２７１６、１２７ｆ６）を形成する。
各ドレインフィンガ領域１１２は、Ｐウェル１０４内に散在する第１の複数のＰ＋ドープ領域１２０Ｄを更に備え、各Ｐ＋領域１２０Ｄは、ローカル基板結合部を形成する。例えば、ドレインフィンガ領域１１２１は、Ｐ＋領域１２０Ｄ１１〜１２０Ｄ１Ｍを備える。シャロートレンチアイソレーション（Ｓｈａｌｌｏｗ ｔｒｅｎｃｈ ｉｓｏｌａｔｉｏｎ；ＳＴＩ）１１８は、各基板結合部１２０Ｄｆｍの周辺に設けられており、それによって各ドレインフィンガ１１２を複数のドレインセグメント１２２１〜１２２ｑにセグメント化し、該セグメントは全て、ゲート領域１１６の近傍に一緒に結合されている。換言すれば、各ドレインフィンガ領域１１２は、一緒に接続されている複数のドレインセグメント１２２ｑによって形成されており、各Ｐ＋ローカル結合部１２０Ｄｍは、各ドレインセグメント１２２ｑ間に配置されている。例えば、ドレインフィンガ領域１１２１は、間に散在するＰ＋ローカル基板結合領域１２０Ｄ１１〜１２０Ｄ１ｍを有するドレインセグメント１２２１１〜１２２１ｑを備える。明確にするために、下付き文字“Ｄ”及び“Ｓ”は、それぞれトランジスタのドレイン及びソースを示し、下付き文字“ｆ、ｍ及びｑ”は、１以上の整数を示すことに注意されたい。
同様に、各ソースフィンガ領域１１４は、Ｐウェル１０４内に散在した第１の複数のＰ＋ドープ領域１２０Ｓを更に備え、各Ｐ＋領域１２０Ｓは、ローカル基板結合部を形成する。例えば、ソースフィンガ領域１１４１は、Ｐ＋領域１２０Ｓ１１〜１２０Ｓ１ｍを備える。シャロートレンチアイソレーション（ＳＴＩ）１１８は、各基板結合部１２０Ｓｆｍの周辺に設けられており、それによって各ソースフィンガ１１４を複数のソースセグメント１２４１〜１２４ｑにセグメント化し、該セグメントは全て、ゲート領域１１６の近傍に一緒に結合されている。換言すれば、各ソースフィンガ領域１１４は、一緒に接続されている複数のソースセグメント１２４ｑによって形成されており、各Ｐ＋ローカル基板結合部１２０Ｓｍは、各ソースセグメント１２４ｑ間に配置されている。例えば、ソースフィンガ領域１１４１は、間に散在するＰ＋ローカル基板結合領域１２０Ｓ１１〜１２０Ｓ１ｍを有するソースセグメント１２４１１〜１２４１ｑを備える。
従って、複数のダイオード１２５が、各Ｎ＋ドレインセグメント１２２とＰ＋ローカル基板結合領域１２０との間、および各Ｎ＋ソースセグメント１２４とＰ＋ローカル基板結合領域１２０との間に形成される。図２Ｂは、Ｐ＋領域１２０Ｄ及びドレイン領域１２２によって形成されたダイオード１２５１，６、１２５２６、１２５ｆ−１，６及び１２５ｆ，６を例証的に示す。
各ゲートフィンガ領域１１６が、ドレインフィンガ領域１１２とソースフィンガ領域１１４との間で、互いに平行に形成されていることに注意されたい。また、ドレインフィンガ領域１１２及びソースフィンガ領域１１４は、隣接する２つのゲートフィンガ領域によって共用してもよいことに注意されたい。例えば、ソースフィンガ領域１１４１は、隣接するゲートフィンガ領域１１６１と１１６２との間で共用される。
マルチフィンガ構造の均一なターンオンを保障することを思い起こすと、上記第２のフィンガ降伏における電圧値Ｖｔ２は、寄生ＢＪＴトランジスタのトリガ電圧Ｖｔ１を越えなければならない。トリガ電圧Ｖｔ２を増加させる一つの一般的な方法は、安定抵抗を加えること、例えば、シリサイドブロッキングに関連して、ドレインコンタクト・ゲート間距離および／またはソースコンタクト・ゲート間距離を増加させることである。しかしながら、局所的なシリサイドブロッキングのための追加的なプロセス工程は、コストがかかり、かつ歩留まりの低下につながる。マイクロ安定抵抗ＲＤおよび／またはＲＳの、各フィンガ１１０の各ドレイン領域１２２および／またはソース領域１２４への導入の有効な方法は、いわゆるＮ＋ドレイン１２２および／またはソース領域１２４の活性領域安定化法により、および／または（シリコンコンタクトから上方の）抵抗性安定素子の上地の実施によってなされる。活性領域安定化法が実施される場合、ＥＳＤ電流は、各々が、限定数のシリコンコンタクトによって供給される並列抵抗性チャネル内に制限される。Ｎ＋ドレイン及びソース領域は、ひとつおきに完全にシリサイド化することができ、それにより、コストがかかるシリサイドブロッキング工程を避ける。
図１を参照すると、マイクロ安定抵抗ＲＤ、ＲＳは、好ましくは、各フィンガ１１０のドレインセグメント１２２及びソースセグメント１２４内に形成されている。例えば、第１のドレインフィンガ１１２１のドレインセグメント１２２１１〜１２２１ｑは、それぞれ、安定抵抗ＲＤ１１〜ＲＤ１ｑを備える。同様に、第１のソースフィンガ１１４１のソースセグメント１２４１１〜１２４１ｑは、それぞれ、安定抵抗ＲＳ１１〜ＲＳ１ｑを備える。十分な安定抵抗を形成するという図示の方法は、一つのフィンガ内での均一な電流拡散を実現するのを助ける。安定抵抗を形成することの詳細な説明のために、読者は、２０００年５月３０日にファイルされた米国特許出願第０９／５６３，１４１号に注目すべきであり、該出願の全体を本願明細書に援用する。当業者は、上記ＮＭＯＳデバイスのＥＳＤ耐力を強める他の方法が、シリサイドブロッキングまたは完全にシリサイド化されたＮＭＯＳトランジスタデバイスを含むことを認識するであろう。
各ドレインフィンガ領域１１２のドレインセグメント１２２１〜１２２ｑは、金属接続部１３０Ｄ１〜１３０Ｄｆ等の外部の金属接続部を介して接続されている。金属接続部１３０Ｄ１〜１３０Ｄｆは、各ドレインセグメント１２２に付着したコンタクト（例えば、コンタクト１４１Ｄ１１）を介して各ドレインセグメント１２２に接続されている。同様に、各ソースフィンガ領域１１４のソースセグメント１２４１〜１２４ｑは、金属接続部１３０Ｓ１〜１３０Ｓｆ等の外部の金属接続部を介して接続されている。金属接続部１３０Ｓ１〜１３０Ｓｆは、各ソースセグメント１２４に付着したコンタクト（例えば、コンタクト１４１Ｓ１１）を介して各ソースセグメント１２２に接続されている。一実施形態においては、ドレイン領域１１２の金属接続部１３０Ｄ１〜１３０Ｄｆ及びソース領域１１４の金属接続部１３０Ｓ１〜１３０Ｓｆは、図３、６、８の実施形態において更に議論するように、それぞれ、Ｉ／Ｏパッド２０及びアース１５に接続されている。
同様に、ドレインフィンガ領域１１２のローカル結合部１２０Ｄｆｍ及びソースフィンガ領域１１４のローカル結合部１２０Ｓｆｍを形成する散在したＰ＋ドープ領域は、金属接続部１３２等の外部結合を介して接続されている。一実施形態においては、外部金属接続部１３２は、コンタクト１４２を介して少なくとも２つのＰ＋ドープ領域１２０に接続されている。（図１に示すような）第２の実施形態においては、外部金属接続部１３２は、コンタクト１４２（例えば、各Ｐ＋ドープ領域１２０に付着したコンタクト１４２Ｄ１１及び１４２Ｓ１１）を介して各Ｐ＋ドープ領域１２０に接続されている。この第２の実施形態においては、外部金属接続部１３２は、金属グリッドを形成して、ドレインフィンガ１１２及びソースフィンガ１１４の全てのローカル基板結合部１２０を一緒に接続する。図２Ｂ、２Ｃは、各基板結合部１２０に接続された金属グリッド１３２を例示的に示す。
Ｐ＋ローカル基板結合部１２０が、マルチフィンガＮＭＯＳデバイス１００全体の自己バイアス法を可能にするメカニズムを形成することに注意されたい。即ち、金属グリッド１３２によって一緒に接続されているローカル基板結合部１２０は、局所的なドレイン・基板間接合降伏から生じる局所的な基板電位増加を分散させることになる。上記構造の周辺に分散された上記増加した基板電位は、同時基板自己バイアス法を実行し、それによってＮＭＯＳデバイス１００のフィンガ１１０の均一なターンオンを確実にするために、他のフィンガ１１０のトリガ電圧を下げる。また、基板結合部１２０は、（金属グリッド１３２を介して）更に、ＮＭＯＳデバイス１００のフィンガ１１０にバイアスをかけ、かつ同時にトリガする基板バイアスジェネレータに接続してもよい。
基板結合部１２０を介した自己バイアス法を用いる場合、各フィンガ１１０のゲート１１６は、（ダミーＥＳＤフィンガの場合には）接地し、あるいは（アクティブドライバフィンガの場合には）プリドライバ（図示せず）に接続してもよい。別法として、ダミーＥＳＤフィンガのゲート１１６は、トリガ電圧の低下が更に強化される場合、ローカル基板結合部１２０のグリッド１３２に接続してもよい。各フィンガ１１０のドレイン、ソース及びゲート領域１１２、１１４及び１１６への外部接続部については、以下に、図３、６及び８に関して更に詳細に説明する。
マルチフィンガＮＭＯＳデバイス１００全体におけるフィンガの数は、一般に、１０〜３０の範囲である。一実施形態においては、図示のＮＭＯＳデバイス１００の多数のフィンガ１１０は、アクティブフィンガ及びダミーフィンガの群に分けられる（分離される）。第２の実施形態においては、該ＮＭＯＳデバイスの多数のフィンガは、全てアクティブフィンガとして割れ当てられ、第３の実施形態においては、ＮＭＯＳデバイス１００の多数のフィンガは、全てダミーフィンガとして割り当てられる。ＮＭＯＳデバイス１００のフィンガを分けることは、アプリケーション特有のものであり、アクティブフィンガとダミーフィンガの数は、用途によって異なる。即ち、ＩＣ回路の種類及び用途が、ＮＭＯＳ保護デバイス１００のフィンガの振り分けの必要条件（アクティブおよび／またはダミーフィンガ）を必然的に決める。例えば、本発明のＮＭＯＳデバイス１００は、２０のフィンガ１１０を例証的に有し、その内２つを、プリドライバに接続されたアクティブドライバフィンガとして割り当て、残りの１８のパッシブフィンガがダミーＥＳＤフィンガとして機能するようにしてもよい。
また、フィンガ１１０のサイズ（例えば、幅）も、単一のＮＭＯＳデバイス１００において変化してもよい（例えば、２０〜５０μｍ）ことに注意されたい。当業者は、アクティブおよび／またはパッシブであるフィンガに分類されるフィンガ１１０の数、およびそれらのサイズが、設計仕様の問題であることを認識するであろう。即ち、全体的なアクティブフィンガ幅は、必要とされる機能的ドライブ強さによると共に、全体的なデバイス幅は、必要とされるＥＳＤ耐力による。
図３は、本発明のマルチフィンガＭＯＳデバイス１００及びＥＳＤ制御回路３００を有する集積回路（ＩＣ）の一部の概略ブロック図を示す。本発明は、通常の回路動作に対しては、ＩＣ１０の使用可能な構成要素を用いると共に、非作動ＩＣ状態中には、追加的なＥＳＤ保護回路１５０を用いる。具体的には、通常動作中に使用されるＩＣ１０の構成要素としては、Ｉ／Ｏパッド２０、プリドライバ６００、少なくとも一つの電源ライン（例えば、ＶＤＤ９０及びＶＤＤｘ９１、ただし、ｘは１以上の整数）及びそれぞれの寄生容量ＣＤＤ９００及びＣＤＤＸ９０１が挙げられる。寄生容量ＣＤＤ９００及びＣＤＤＸ９０１は、電源ライン９０とアース１５との間、および電源ライン９１とアース１５との間に、それぞれ例証的に形成され、かつ結合されていることに注意されたい。また、プリドライバ６００及び任意のＰＭＯＳドライバ７００は、通常のＩＣ動作回路の一部として考えられている。
上記ＥＳＤ保護回路は、（アクティブおよび／またはダミーフィンガを有する）ＥＳＤ強化マルチフィンガＮＭＯＳデバイス１００と、ＥＳＤ制御回路３００とを含む。ＥＳＤ制御回路３００は、ＥＳＤ検出器３１０と、任意の転送回路３２０と、任意の電圧リミッタ３３０と、任意のプリドライバ制御回路５００と、任意の接地抵抗８００、８０１とを備える。
図３を参照すると、ＮＭＯＳデバイス１００は、パッド２０とアース１５との間に接続されている。任意のマルチフィンガＰＭＯＳドライバ７００（点線で示す）は、電源ラインＶＤＤ９０とパッド１０との間に接続されている。ＥＳＤ検出器３１０は、パッド２０と、電源ラインＶＤＤ９０または電源ラインＶＤＤｘ９１のいずれかとに接続されている。ＥＳＤ検出器３１０は、更に、（ライン３０を介して）接地抵抗８００に接続され、該接地抵抗は更にアース１５に接続されている。ダミープリドライバ（図示せず）がＮＭＯＳデバイス１００のＥＳＤダミーフィンガのために使用される一実施形態においては、ＥＳＤ検出器３１０は、更に、（ライン３１を介して）第２の接地抵抗８０１に接続され、該接地抵抗は、更にアース１５に接続されている。
接地抵抗８００、８０１は、他の構成要素（例えば、転送回路３２０及び電圧リミッタ３３０）が、通常の回路動作中に、オフのままであることを保障する。また、非作動ＩＣ状態時およびパッド２０におけるＥＳＤ発生時には、接地抵抗８００、８０１は、電圧リミッタ３３０及びプリドライバ制御に対して、必要なバイアスを供給する。更に、当業者は、任意のＰＭＯＳドライバ７００を使用する実施形態においては、対応するプリドライバ（図示せず）が、プリドライバ６００及びＮＭＯＳトランジスタデバイス１００の場合に示すような同じ方法で、マルチフィンガＰＭＯＳデバイス７００のゲートに接続されることを認識するであろう。
転送回路３２０は、任意に、ＥＳＤ検出器３１０とアース１５との間に接続される。任意の転送回路３２０は、更に、アクティブフィンガ１５３に対してライン４０を介して、およびダミーＥＳＤフィンガ１５１に対してライン４１を介して、ＮＭＯＳデバイス１００に接続される。ＮＭＯＳデバイス１００が、カスコード接続トランジスタ（図７）を備える一実施形態においては、任意の転送回路３０は、ライン４４を介して、該カスコード接続トランジスタの上方のＮＭＯＳトランジスタに接続される。代替の実施形態においては、任意の電圧リミッタ３３０を、転送回路３２０とアース１５との間に設けてもよい。即ち、転送回路３２０は、ライン２０、２１、４５を介して電圧リミッタ３３０に接続され、それによって、ＮＭＯＳデバイス１００への各接続部４０、４１、４４に対する電圧を制限し、また電圧リミッタ３３０は、更にアース１５に接続されている。
プリドライバ６００は、電源電圧ＶＤＤｘ９１に接続され、かつライン４０を介してＮＭＯＳデバイス１００のアクティブフィンガのゲートに接続されている。任意の転送回路３２０および／または電圧リミッタ３３０が設けられている場合には、プリドライバ６００も、転送回路３２０と電圧リミッタ３３０との間の接続点３１２に接続される。ダミープリドライバ（図３の通常のプリドライバ６００の一部）が、ＮＭＯＳデバイス１００のパッシブフィンガのために使用される場合には、該ダミープリドライバは、ライン４１を介して転送回路３２０と電圧リミッタ３３０との間の接続点３１３に接続される。任意のプリドライバ制御部５００は、プリドライバ６００及びアース１５に接続されている。任意の電圧リミッタ３３０が設けられている場合には、プリドライバ制御部５００もライン５０（通常のプリドライバ６００の場合）及びライン５１（ダミープリドライバ６００の場合）を介して電圧リミッタ３３０に接続される。更に、プリドライバ６００は、規定の機能性を実現するような回路（図示せず）の別の機能性部分に接続された入力ライン６０を有する。ダミープリドライバ６００の場合にも、同様の接続部６１が設けられる。
（図３のブロックによって示したような）ＩＣ１０の上述した構成要素と、本発明のＥＳＤ制御デバイス３００との間の構成及び接続性は、図４〜図１３の様々な実施形態において定義され、以下に詳細に説明する。回路解析は、ＩＣ１０の通常の回路動作に対して、およびＩＣ１０の図示のパッド２０においてＥＳＤが発生したときのＩＣ１０の非作動時について行う。マルチフィンガＮＭＯＳ・ＥＳＤ保護デバイス１００の次の実施形態は、非作動状態時のＥＳＤ発生中に、ＩＣ１０の回路を保護しなければならない。また、ＩＣ１０の通常動作中（該ＩＣに電源が入っている）には、マルチフィンガＮＭＯＳデバイス１００及びＥＳＤ制御回路１５０は、ＩＣ１０の回路の動作を妨げてはならない。
図３に示す回路の動作を、通常の電源が入ったＩＣの動作、およびＥＳＤ発生時の電源が入っていないＩＣの動作に関して説明する。詳細な回路解析は、本発明の各実施形態の場合の図４〜図１３に関して以下に示す。
ＥＳＤ検出器３１０は、バイアス信号を得るのに使用され、ＮＭＯＳデバイス１００全体に対して、マルチフィンガターンオンを実現する。ＥＳＤ検出器３１０は、パッド２０に対してＥＳＤが発生したことを検知する。一般に、通常の回路動作中には、ＩＣ１０は電源が入れられて、電源ラインの寄生容量ＣＤＤ９００及びＣＤＤＸ９０１（例えば、約１０ｐＦ〜１０ｎＦ）は、電源ラインＶＤＤ９０及び電源ラインＶＤＤｘ９１が、アース１５よりも高い電源ライン電位のままであるように充填される。したがって、ＥＳＤ検出器３１０は、通常の回路動作の場合、高い電位に引き上げられ、また一実施形態においては、ＥＳＤ検出器３１０は、ターンオフされる。ＥＳＤ検出器３１０が高電位であり、かつターンオフされている場合、パッド２０は、転送回路３２０から切り離されている。また、転送回路３２０は、プリドライバ６００をＥＳＤ検出器３１０から切り離す。したがって、ＥＳＤ保護回路１５０及びＮＭＯＳデバイス１００のアクティブ及びダミーＥＳＤフィンガは、ＩＣ１０の通常動作を妨げない。更に、（図３に示さない）大きな能動回路が、一般に、電源ラインＶＤＤ９０及び電源ラインＶＤＤｘ９１とアース１５との間で寄生容量９００、９０１と並列に接続される。
ＩＣ１０に電源が入っていないときにＥＳＤが発生すると、寄生容量ＣＤＤ９００及びＣＤＤＸ９０１は充電されず、電源ラインＶＤＤ９０及び電源ラインＶＤＤｘ９１をアース１５に結合する。したがって、ＥＳＤ検出器３１０は、低電位に引き下げられ、一実施形態においては、ＥＳＤ検出器３１０はターンオンされる。また、上記能動回路は、電源ラインＶＤＤ９０及び電源ラインＶＤＤｘ９１への印加電圧により強力である漏れ電流を引き出す可能性がある（該印加電圧が高ければ高いほど、そのような電流は強くなる）。そのような能動回路からの漏れ電流の経路は、アースへの追加的な電流の流れを生成し、電源が入っていないＩＣに対するＥＳＤ発生中に、電源ライン９０、９１を上記パッド電圧以下に保つという上記寄生容量の機能を支援する。
ＥＳＤ検出器３１０が低電位であり、かつターンオンされている場合、パッド２０は、転送回路３２０に接続されている。転送回路３２０は、パッド２０におけるＥＳＤ電圧の一部を、ＥＳＤ検出器３１０からバイアスライン４０、４１、４４を介してマルチフィンガＮＭＯＳデバイス１００へ転送する。バイアスライン４０及び任意のバイアスライン４１、４４は、ＮＭＯＳデバイス１００の全てのフィンガ１１０（アクティブ及びダミーＥＳＤフィンガ）を同時にターンオンさせることを可能にする。図１のレイアウトは、好ましくは、ＥＳＤ保護回路１５０全体と共に使用されることに注意されたい。
電圧リミッタ３３０は、ＥＳＤ発生時の接続点３１２における電圧を制限するように作動する。図４〜図１２に関して以下に更に詳細に説明するように、電圧リミッタ３３０は、上記ＮＭＯＳデバイスのゲートフィンガ（アクティブ及びダミーＥＳＤフィンガ）へのバイアス電圧を制限することにより、ＮＭＯＳデバイス１００を保護し、それによって、薄いゲート酸化膜のホットキャリアの減少のリスクを低減する。
図４は、ＮＭＯＳデバイス１００のアクティブフィンガ１５３及びダミーフィンガ１５１を含む、図３のマルチフィンガＮＭＯＳデバイス１００及びＥＳＤ制御回路３００の第１の実施形態の概略図を示す。該実施形態の理解をより良くするためには、図３、４を共に参照されたい。また、明確にするために、ＮＭＯＳデバイス１００のアクティブフィンガ１５３及びダミー（例えば、パッシブ）フィンガ１５１は、それぞれ、単一のトランジスタ素子として示してあるが、当業者は、図示の単一のアクティブフィンガ１５３及びダミーフィンガ１５１は、それぞれ複数のフィンガであってもよいことを理解するであろう。
マルチフィンガＮＭＯＳトランジスタデバイス１００は、ＮＭＯＳデバイス１００の各ドレイン及びソースにおける活性領域区分または上地安定化による安定抵抗ＲＤ、ＲＳを有するように例証的に示されている。図１を思い起こすと、安定抵抗ＲＤ、ＲＳは、各フィンガ１１０の各ドレインセグメント１２２及びソースセグメント１２４内に形成されていた。また、図１は、各実施形態に関して以下に詳細に説明するように、ドレインフィンガ領域１１２がＩ／Ｏパッド２０に接続され、ソースフィンガ領域１１４が接地され、ゲート領域１１６を、アース１５、プリドライバ６００、ローカル基板ピックアップまたはバイアスジェネレータのうちのいずれかに接続することができることを例証的に示している。一貫性及び明確化のために、ＮＭＯＳデバイス１００は、全てのフィンガにおいて、安定抵抗ＲＤ、ＲＳを有するように示されている。しかしながら、当業者は、本発明が、上地安定抵抗または活性領域区分安定抵抗のいずれかによって、あるいは標準的なトランジスタ設計によって実施されることを認識するであろう。
ＩＣ１０の種類及び用途により、ＮＭＯＳデバイス１００は、アクティブおよび／またはパッシブフィンガのいずれかを備えてもよい。ＮＭＯＳデバイス１００は、アクティブフィンガ１５３を介して通常の回路動作に適応すると共に、マルチフィンガＮＭＯＳトランジスタ１００のパッシブＥＳＤフィンガ１５１を無視する。電源が入っていないＩＣ状態下のＥＳＤ発生時には、回路動作は、以下に更に詳細に説明するように、マルチフィンガＮＭＯＳトランジスタ１００のアクティブフィンガ１５３及びダミーＥＳＤフィンガ１５１の両方を含む。
図３、４を共に参照すると、ＮＭＯＳデバイス１００の各フィンガ１１０のドレイン及びソースは、それぞれ、パッド２０とアース１５との間に接続されている。ＰＭＯＳドライバ７００（点線で示す）は、任意に、電源ラインＶＤＤ９０とパッド２０との間に設けてもよい。
ＥＳＤ検出器３１０は、ソースをパッド２０及びマルチフィンガＮＭＯＳデバイス１００のドレインに接続した、上地安定抵抗ＰＭＯＳトランジスタ３１１を備える。一つの代替の実施形態においては、ＰＭＯＳトランジスタ３１０は、シリサイドをブロックして、その固有ＥＳＤ耐力を増してもよい。第２の代替の実施形態においては、ＰＭＯＳトランジスタ３１０は、完全にシリサイド化して、上記シリサイドブロッキングの実施形態に対して、一般に低いレベルの固有ＥＳＤ耐力であるが、ＥＳＤ強度を装備してもよい。
ＰＭＯＳ・ＥＳＤ検出器３１１のゲートは、電源ラインＶＤＤ９０に接続され、ＰＭＯＳ・ＥＳＤ検出器３１１のソースは、パッド２０に接続されている。ＰＭＯＳ・ＥＳＤ検出器３１１のドレインは、任意の転送回路３２０を介して、マルチフィンガＮＭＯＳトランジスタデバイス１００のゲートに接続されている。ＰＭＯＳ・ＥＳＤ検出器３１１は、バイアス信号を得るために使用され、ＮＭＯＳデバイス１００全体に対するマルチフィンガターンオンを実現する。ＰＭＯＳ・ＥＳＤ検出器３１１は、パッド２０に対するＥＳＤの発生を検知する。
図４に例証的に示すように、転送回路３２０は、第１のダイオード３２１と第２のダイオード３２２とを備える。第１のダイオード３２１は、各々接続点３１８及び３１２に接続されたアノード及びカソードを有し、該接続点は、更にＮＭＯＳデバイス１００のアクティブフィンガ１５３のゲートに接続されている。ＮＭＯＳデバイス１００の全てのフィンガがアクティブである場合、上記転送回路は、上記ＰＭＯＳ・ＥＳＤ検出器のドレインから接続点３１２までを短絡させてもよい。また、プリドライバ６００は、ＮＭＯＳデバイス１００の各アクティブフィンガ１５３のゲート領域１１６へ機能的ゲート信号を供給するために、接続点３１２に接続されている。更に、第２のダイオード３２２は、該アノード及びカソードを、それぞれ接続点３１８及び３１４に接続させた状態で接続され、該接続点は、更に、ＮＭＯＳデバイス１００のパッシブダミーＥＳＤフィンガ１５１のゲートに接続されている。
ダミーＥＳＤフィンガ１５１のバイアスに関しては、接地（分流）抵抗Ｒ８０１（例えば、約１〜１００ＫΩ）が、第２のダイオード３２２のカソードとアース１５との間に接続されていることに注意されたい。分流抵抗８０１は、通常の回路動作中に、パッシブダミーＥＳＤフィンガ１５１をアース１５に接続するため、およびＥＳＤ発生時に、ダミーＥＳＤフィンガ１５１のゲートバイアスに対して（接続点３１４における）電圧降下を発生させるために用いられる。
通常の回路動作中に、容量ＣＤＤ９００は充電され、それにより上記ＰＭＯＳ検出器のゲートが高電位（例えば、ＶＤＤの電位）に保持され、該電位は、ＰＭＯＳ・ＥＳＤ検出器３１１のドレイン及びソースの電位以上である。ＰＭＯＳトランジスタＥＳＤ検出器３１１はターンオフされ、それによってＥＳＤ検出器３１０及びダイオード転送回路３２１、３２２は接続点３１２、３１４から切り離される。したがって、Ｉ／Ｏパッド２０とＮＭＯＳデバイス１００のゲートとの間には、導電路はなくなる。また、プリドライバ６００は、通常の回路動作時に要求された場合に、ＮＭＯＳトランジスタデバイス１００のアクティブフィンガ１５３へ合図電圧を供給する。ＮＭＯＳトランジスタデバイス１００のダミーＥＳＤフィンガ１５１が、転送回路３２０のダイオード３２１、３２２によってプリドライバ６００から切り離され、上記ＩＣに電源が入っていないとき及びＥＳＤ状態時を除いて、ターンオンしないことを思い起こしてほしい。即ち、ＥＳＤ検出器３１０（ＰＭＯＳトランジスタ３１１）は、ＥＳＤ保護回路１５０と、通常の回路動作中のＩＣ１０の機能目的との間での干渉を防ぐ。
上記ＩＣに電源が入っていない状態の時は、ＩＣ１０はオフであり、電源ラインＶＤＤ９０は、寄生容量ＣＤＤ９００を介してアース１５に接続されている。即ち、ＰＭＯＳトランジスタＥＳＤ検出器３１１のゲートは、略接地電位に引き下げられる。パッド２０において、一旦ＥＳＤが発生すると、上記ＰＭＯＳのソースは、ＰＭＯＳトランジスタＥＳＤ検出器３１１のゲートよりも高電位になり、ＰＭＯＳトランジスタＥＳＤ検出器３１１は、ターンオンする。ＰＭＯＳトランジスタＥＳＤ検出器３１１は、ＥＳＤ電流の一部を、転送回路（例えば、第１及び第２のダイオード３２１、３２２）を介してＮＭＯＳトランジスタデバイス１００のアクティブ及びパッシブの両フィンガのゲートへ流す。
図４の転送回路３２０は、各々アクティブフィンガ１５３及びパッシブフィンガ１５１に接続されている、第１及び第２のダイオード３２１、３２２を含む。上記ＩＣに電源が入っていない状態で、パッド２０においてＥＳＤが発生したときには、転送回路３２０は、アクティブフィンガ１５３及びパッシブフィンガ１５１の両方に外部からバイアスをかけて、同時にターンオン（例えば、トリガ）させることを可能にする。したがって、従来技術に関して上述したような、ＮＭＯＳデバイス１００の全てのフィンガ１５１、１５３の不均一なトリガは解消される。また、パッシブフィンガ１５１は、ＩＣ１０が作動しているときの通常のＩＣ動作を妨げない。転送回路３２０は、ＮＭＯＳデバイス１００が、アクティブフィンガのみあるいはパッシブフィンガのみを有する場合には任意のものであるが、該転送回路は、該ＮＭＯＳデバイスが両方の種類のフィンガを有する（例えば、スプリットドライバ）場合には、必須のものであることに注意されたい。
電源電圧ＶＤＤ９０とパッド２０との間に接続されている任意のＰＭＯＳトランジスタドライバ７００（点線で示す）は、ＩＣ１０の機能回路の一部であってもよい。使用時において、ＰＭＯＳドライバ７００は、ＥＳＤ発生時に、ドレイン端子とＮウェル端子との間で順方向バイアスダイオードとして機能し、電源ラインＶＤＤ９０及び容量ＣＤＤ９００を介して、ＥＳＤ電流の一部をアース１５へ分流させる。そのため、ＥＳＤパルス中の容量ＣＤＤ９００の充電中は、上記ＶＤＤラインは、パッド２０の電圧以下の略ダイオード電圧である電位になる。ＰＭＯＳ・ＥＳＤ検出器３１１は、そのゲート・ソース間の電圧が、ＰＭＯＳ７００の両端のダイオード降下と同じであり、それは、一般に、該ＰＭＯＳのしきい電圧よりも高いので、そのままの状態を保つ。
容量ＣＤＤ９００が、一旦充電され、かつＰＭＯＳ検出器のトランジスタ３１１のソース・ゲート間の電圧差が、上記しきい電圧以下に低下すると、ＰＭＯＳトランジスタ３１１がターンオフする。しかしながら、ＰＭＯＳ３１１がターンオフするまでの、充電する容量ＣＤＤに対する時間遅れは、通常、ＮＭＯＳトランジスタ１１０が完全にターンオンするように十分長い。また、別法として、上記プリドライバのための電源ラインＶＤＤｘは、図３に示すように、ＰＭＯＳ検出器のトランジスタ３１１に用いることができる。具体的には、該ＶＤＤｘ電源ラインは、ＰＭＯＳＵトランジスタ７００によって直接充電されず、したがって、ＶＤＤｘ電源ラインを容量的にアース１５に保持し、ＰＭＯＳ検出器トランジスタ３１１がターンオンしたままであることを保障する。
図５は、ゲート電圧制御リミッタ３３０及びプリドライバ制御部５００を含む、図３のマルチフィンガＮＭＯＳデバイス１００及びＥＳＤ制御回路３００の第２の実施形態の概略図を示す。図５は、図３、４と共に参照されたい。特に、図５の第２の実施形態は、プリドライバ制御部５００が付加され、かつ転送回路３２０及び電圧リミッタ３３０が変更されている点を除いて、図４に示すものと同様のものである。回路解析は、通常の作動ＩＣ状態及び電源が入っていないＥＳＤ状態時について説明することに注意されたい。
具体的には、電圧リミッタ３３０は、バイアスライン４０とアース１５との間に直列に接続された、一組のカスコード接続ＮＭＯＳトランジスタ３３３、３３４を備える。具体的には、第１のＮＭＯＳトランジスタ３３３は、ソースをアース１５に、ドレインを、第２のＮＭＯＳトランジスタ３３４のソースに接続している。第２のＮＭＯＳトランジスタ３３４のドレインは、バイアスライン４０に接続されている。第１のＮＭＯＳトランジスタ３３３のゲートは、第１のＮＭＯＳトランジスタ３３３のドレインのような、ソースよりも高電位に接続されている。第２のＮＭＯＳトランジスタ３３４のゲートは、接続点３１６に接続されている。
この第２の実施形態においては、図４の第１の実施形態において説明したように、転送回路３２０の第１及び第２のダイオード３２１、３２２を要する。第１のダイオード３２１は、ＮＭＯＳトランジスタデバイス１００のアクティブフィンガ１５３への信号を結合するのに要し、第２のダイオード３２２は、通常動作時のパッシブフィンガ１５１の接地を可能にすると共に、ＥＳＤ発生時に、パッシブフィンガ１５１にバイアスをかける。即ち、ＮＭＯＳデバイス１００のパッシブフィンガ１５１のゲートは、第２のダイオード３２２及び接地抵抗８０１によって形成される接続点３１４に接続されており、該抵抗は、更に、アース１５に接続されている。また、ＰＭＯＳ・ＥＳＤ検出器３１１のドレインは、以下に詳細に説明するように、ＥＳＤ発生時に、ゲート電圧制御リミッタ３３０のためのバイアスを供給するために、接続点３１６にも接続されている。
第３のＮＭＯＳトランジスタ５０１は、機能プリドライバ制御部５００を構成する。具体的には、第３のＮＭＯＳトランジスタ５０１のドレイン及びソースは、それぞれ、プリドライバ６００の入力６０及びアース１５に接続さている。第３のＮＭＯＳトランジスタ５０１のゲートは、接続点３１６に接続されている。プリドライバ６００が、直列接続されたＮＭＯＳ及びＰＭＯＳトランジスタ（図示せず）、あるいは、変換機能（ＮＡＮＤ、ＮＯＲ等）を有する他の論理回路を備えるインバータ等の変換回路であることに注意されたい。
通常のＩＣ動作中、上記カスコード接続されたトランジスタのうちの第１のトランジスタ３３３はターンオンされ、電圧リミッタ３３０のカスコード接続されたトランジスタのうちの第２のトランジスタ３３４は、ターンオフされる。第１のトランジスタ３３３は、配線によって高電位に接続され、第２のトランジスタ３３４は、アース１５に接続されている分流抵抗Ｒ８００を介してアース１５に低電位に接続されている。したがって、電圧リミッタ３３０は、上記ＩＣの通常動作を妨げない。即ち、第２のＮＭＯＳトランジスタ３３４はオフであるので、プリドライバ６００からの駆動電流は、電圧リミッタ３２０を介してアース１５へ流れる代わりに、全てマルチフィンガＮＭＯＳデバイス１００のアクティブフィンガ１５３へ流れる。
通常動作中のプリドライバ制御部のＮＭＯＳトランジスタ５０１について、接続点３１６におけるゲートは、分流抵抗８００を介して低電位に接続され、それにより、プリドライバ制御部のＮＭＯＳトランジスタ５０１をオフにする。そのため、プリドライバ制御部のＮＭＯＳトランジスタ５０１は、プリドライバインバータ６００への入力６０に対して影響を及ぼさない。したがって、プリドライバ６００は、通常のＩＣ動作時に、マルチフィンガＮＭＯＳデバイス１００のアクティブフィンガ１５３に対して、必要に応じて、駆動電流を供給する。
ＥＳＤ発生時には、上記ＩＣは、非作動状態にあり、ＰＭＯＳ検出器３２０がターンオンし、それによって接続点３１８、３１６が高電位になる。分流抵抗８００の両端に電圧降下が生じ、それにより、第２のトランジスタ３３４のゲートにバイアスがかかって該トランジスタがターンオンする。したがって、第１及び第２のトランジスタ３３３、３３４は共にターンオンし、それにより、マルチフィンガＮＭＯＳデバイス１００のアクティブフィンガ１５３に印加される電圧が制限される。そのため、電圧リミッタ３２０は、ＩＣに電源が入っていないＥＳＤ発生時のみに作動する。電圧リミッタ３３０のカスコード接続されたトランジスタ３３３、３３４は共に、個々のトランジスタ３３３、３３４のしきい電圧ＶＴＨの約２倍の値を有する電圧降下を生成することに注意されたい。
また、接続点３１６における高電位も、プリドライバ制御部のＮＭＯＳトランジスタ５０１をターンオンする。プリドライバ制御部のＮＭＯＳトランジスタ５０１がターンオンすると、プリドライバインバータ６００の入力への入力がアース１５へ引っ張られ、それにより、プリドライバインバータ６００において高出力が生成され、それによって、駆動電流及びゲートバイアスをバイアスライン４０を介して、マルチフィンガＮＭＯＳデバイス１００のアクティブフィンガ１５３へ供給する。
ＮＭＯＳトランジスタ１００のパッシブフィンガ１５１は、図５に示すように、アクティブフィンガ１５３と並列に接続されている。パッシブフィンガ１５１のゲートは、図４に関して説明したように、通常の回路動作時には、抵抗８０１を介して低電位に接続されている。また、アクティブフィンガ１５３に対するのと同じであるダミーＥＳＤフィンガ１５１に対するバイアスを保障するために、ＥＳＤ制御回路３００の一部が、同一の構成（図５に図示せず）で形成されていることに注意されたい。具体的には、ＥＳＤ制御回路３００は、ゲート電圧制御リミッタ３３０と、ダミープリドライバ６００と共に使用される任意のプリドライバ制御部５０１とを備え、それによって、アクティブフィンガ１５３に対するゲートバイアス状態と同様のダミーフィンガ１５１に対するゲートバイアス状態を保障する。
したがって、ＥＳＤ発生時には、アクティブフィンガ１５３は、パッド２０からのＥＳＤ電流を分流する際に、パッシブフィンガ１５１と共に関係する。また、パッシブフィンガ１５１及びアクティブフィンガ１５３は共に、それぞれのゲートにおいて、外部からバイアスをかけられ、全てのフィンガは、同時にターンオンする。
図６は、基板ポンプ３４０を有する、図３のマルチフィンガＮＭＯＳデバイス１００及びＥＳＤ保護回路３００の第３の実施形態の概略図を示す。具体的には、該回路は、転送回路を要しない点を除いて、図４に示しかつ該図に関して説明したものと同様のものである。基板ポンプは、ＮＭＯＳトランジスタデバイス１００のアクティブフィンガ１５３と共に、パッシブダミーＥＳＤフィンガ１５１のローカル基板にバイアスをかけるために使用される。
具体的には、ＩＣ１００が作動している通常のＩＣ動作中には、寄生容量ＣＤＤ９００は、電源ラインＶＤＤ９０が、電源電位においてアース１５より上のままであるように充電される。したがって、ＰＭＯＳ・ＥＳＤ検出器３１１がターンオフし、パッド２０が、ＥＳＤ制御回路３００から切り離され、全てのフィンガ１１０の基板結合部１２０は、分流抵抗８００を介して接地される。また、プリドライバ６００は、要求に応じて、ＮＭＯＳデバイス１００のアクティブフィンガ１５３へ駆動電流を供給し、ＥＳＤ制御回路３００（及びＮＭＯＳデバイス１００のダミーＥＳＤフィンガ１５１）は、ＩＣ１０の通常動作を妨げない。
上記ＩＣが作動していない状態の時のＥＳＤ発生時には、ＰＭＯＳ・ＥＳＤ検出器３１１のゲートが、低電位になってターンオンする。そして、該ＥＳＤ検出器は、分流抵抗８００を介して接地されている接続点３１６に接続される。
基板ポンプ３４０は、接続点３１６と、ダミーＥＳＤフィンガ１５１及びアクティブフィンガ１５３のローカル基板結合部１２０との間に形成されている。図１を参照して、ドレイン及びソースセグメント１２２、１２４間に散在する複数のＰ＋領域（ローカル基板結合部）１２０が、金属グリッド１３２を介して相互接続されていたことを思い起こしてほしい。金属グリッド１３２は、更に、金属グリッド１３２及び散在するＰ＋ドープ領域１２０が基板ポンプ３４０を形成するように、接続点３１６に接続されている。
一旦、ＥＳＤが発生すると、（分流抵抗８００の両端の電圧降下によって生成された）接続点３１６における電圧は、全てのアクティブフィンガ１５３及びパッシブフィンガ１５１の両端にバイアスをかける。即ち、基板ポンプ３４０は、Ｐ＋領域ローカル基板結合部１２０が、全てのフィンガ１１０に対するトリガタップとして機能するような分散バイアスを可能にする。したがって、アクティブフィンガ１５３及びパッシブフィンガ１５１は、同時にターンオンして、ＥＳＤ電流をアース１５へ分流させることになる。
この第３の実施形態は、ＮＭＯＳデバイス１００のダミーＥＳＤフィンガ１５１及びアクティブフィンガ１５３をターンオンさせる転送回路を必要としないことに注意されたい。そのかわり、基板ポンプ３４０を形成する分散したＰ＋ローカル基板結合部１２０が、ＮＭＯＳデバイス１００のダミーＥＳＤフィンガ１５１及びアクティブフィンガ１５３を同時にトリガする。更に、ＮＭＯＳデバイス１００のダミーＥＳＤフィンガ１５１及びアクティブフィンガ１５３の分散バイアスを可能にするために、分散したＰ＋領域１２０の代わりに、代替的に基板リングを用いてもよいことに注目されたい。
また、図示の実施形態においては、任意のＰＭＯＳドライバ７００のゲートが、プリドライバ６００及び上記ＮＭＯＳデバイスのアクティブフィンガ１５３のゲートに接続されていることに注意されたい。別法として、別のプリドライバ（図示せず）を、任意のＰＭＯＳデバイス７００のゲートに接続してもよい。
図４〜図６に示す実施形態においては、通常の回路動作中のＩ／Ｏパッド２０における電位は、電源ラインＶＤＤ９０における電位よりも低かった。マルチフィンガＮＭＯＳトランジスタデバイス１００及びＥＳＤ回路の代替の実施形態においては、Ｉ／Ｏパッド２０における電位が、電源ラインＶＤＤ９０における電位よりも高い過電圧状態が発生する可能性がある。該過電圧状態は、一般に、ＩＣ１０自体からではなく、パッド２０において、外部のソース（回路）からＩＣ１０に対して起きる。この代替の実施形態においては、ＩＣ１０のＩ／Ｏ回路は、過電圧入力保護（ＯＶＴ）であるといえ、通常のＩＣ動作時に、回路の誤動作またはデバイスを劣化させることなく、過電圧状態に使用することができる。
図７は、図３のマルチフィンガＮＭＯＳデバイス１００及びＥＳＤ制御回路３００の第４の実施形態の概略図を示す。具体的には、該発明の回路は、カスコード接続ＮＭＯＳトランジスタデバイス１００と、ＥＳＤ検出器３１０と、転送回路３２０と、ゲート電圧制御リミッタ３３０と、プリドライバ制御部５００と、プリドライバ６００とを備え、それらは図３のブロック図に従って構成されている。より具体的には、図７のブロック構成要素は、後述するような顕著な違いを除いて、図５の概略図と同様に構成されている。
ＮＭＯＳトランジスタデバイス１００は、パッシブフィンガ１０５１及びアクティブフィンガ１０５３を例証的に備えている。各フィンガは、パッド２０とアース１５との間に直列接続された２つのカスコード接続ＮＭＯＳトランジスタ（例えば、第１及び第２のカスコード接続トランジスタ１０１２、１０１４）を備える。例えば、パッシブフィンガ１０５１は、第１及び第２のカスコード接続トランジスタ１０１２ｐ、１０１４ｐを備え、アクティブフィンガ１０５３は、第１及び第２のカスコード接続トランジスタ１０１２ａ、１０１４ａを備える。明確にするために、下付き文字“ａ”及び“ｐ”は、それぞれ、該カスコード接続トランジスタが、アクティブ及びパッシブトランジスタであることを識別するものであることに注意されたい。
一実施形態においては、各ＮＭＯＳトランジスタ１０１２、１０１４は、図１及び図２Ａ〜２Ｃに示しかつ該図に関して説明したように、同じレイアウト構造を有する。また、安定ドレイン抵抗ＲＤ及び安定ソース抵抗ＲＳは、上記ＮＭＯＳのＥＳＤ耐力を強めるために使用されることに注意されたい。別法として、シリサイドブロッキングまたは完全にシリサイド化されたＮＭＯＳトランジスタデバイス１００を使用することができる。該ＮＭＯＳトランジスタは、一般に、各段におけるドレイン・ゲート間電圧を制限するため、およびゲート酸化膜の損傷を防ぐためにカスコード接続される。
図７の回路は、図９に例証的に示すように、電源ラインＶＤＤ９０とパッド２０との間に接続されたＰＭＯＳドライバ７００を追加的に有するのとは対照的に、カスコード接続ＮＭＯＳデバイス１００の（第１のトランジスタ１０１２）のドレインにのみパッド２０が接続されているので、オープンドレインＮＭＯＳデバイスと呼ばれている。図７の回路は、ＰＭＯＳドライバ７００がＩＣの機能性に必要ない場合に用いられる。
ＥＳＤ検出器３１０は、ＰＭＯＳトランジスタ３１１と、複数のダイオード３７２とを備える。具体的には、該ＰＭＯＳトランジスタのソースは、パッド２０に接続され、ドレインは、転送回路３２０に接続されている。上記ＰＭＯＳトランジスタのゲートは、複数のダイオード３７２に接続され、該複数のダイオードは、該カソードをＶＤＤラインの方へ向け、かつ該アノードをＰＭＯＳ３１１のゲート及びＮウェル結合部３７７の方へ向けた状態で、電源ラインＶＤＤ９０に接続されている。
ＩＣ１０に電源が入っている通常の回路動作中、パッド２０における電圧が電源ライン電圧ＶＤＤ９０を超えると、複数のダイオード３７２及びＰＭＯＳ・ＥＳＤ検出器のトランジスタ３１１内に形成されたソース・Ｎウェル間ダイオード３７１は、パッド２０から電源ラインＶＤＤ９０までダイオード回路３７３を形成する。複数のダイオード３７２の両端の電圧降下は、ＰＭＯＳ検出器のトランジスタ３１１が、通常の回路動作状態時の過電圧状態中にターンオンしないことを保障する。一般的な過電圧状態は、電源ラインＶＤＤ９０の電位より３Ｖまで高い範囲である。ＥＳＤ発生時には、同様であるが際立って高い過電圧状態が発生し、電源ラインＶＤＤ９０は、アースに容量結合される。そして、電流がダイオード３７３を通って容量的に接地されたＶＤＤライン９０へ流れ、ソース／Ｎウェル間ダイオード３７１の両端電圧が、必要なソース・ゲート間電圧を供給してＰＭＯＳ検出器のトランジスタ３１１をターンオンさせる。
通常の動作時の過電圧状態中には、ダイオード回路３７３の全てのダイオードは、０．２〜０．４Ｖの電圧を各ダイオードの両端に生ずるような、わずかに順方向にバイアスされた状態であるが、実際には非導通状態で作動する。図７において、上記複数のダイオードは、４つのダイオードを例証的に備え、ＰＭＯＳトランジスタ３１１は、上記パッドから上記ＶＤＤラインまでにかなりの電流を流すことなく、パッド２０と電源ラインＶＤＤ９０との間に１．０〜２．０Ｖの電圧降下が発生するような、ダイオード回路３７３における第５のダイオードを形成する。ダイオード回路３７３におけるダイオードの数は、ＩＣ１０に印加される外部からの過電圧と、ＰＭＯＳ３１１のダイオード３７１の電圧降下によって超えてはならないＰＭＯＳ検出器トランジスタ３１１のしきい電圧とによる設計上の問題である。
例えば、パッド２０が５Ｖの電位を有し、電源ラインＶＤＤ９０が３．３Ｖであり、そのため過電圧が１．７Ｖである場合に、過電圧状態が発生する。即ち、ダイオード回路３７３の５つのダイオードの各々（例えば、複数のダイオード３７２を形成する４つのダイオードに加えてダイオード３７１）は、０．３４Ｖの電圧降下を有する。また、ＰＭＯＳ検出器のトランジスタ３１１は、この実施例において、０．５Ｖのしきい電圧を有するものと仮定する。したがって、（図７に示すような）５つのダイオードを備えるダイオード回路３７３は、かなりの電流を流すことなく、パッド２０と電源ラインＶＤＤ９０との間の電位を等化するのに十分であり、またＰＭＯＳ検出器のトランジスタ３１１をオフ状態に維持する。
したがって、図７のＥＳＤ検出器の実施形態は、ＥＳＤ検出器３１０のダイオード回路３７３が、パッド２０から電源ラインＶＤＤ９０へ電流が流れるのを防ぐため、通常のＩＣ動作時の過電圧入力保護状態に影響を及ぼさない。ＥＳＤ検出器３１０は、上記ＩＣが、（上記過電圧状態を含む）通常の電源が入っているＩＣの状態で作動しているか、あるいは、電源が入っていない（過電圧）ＥＳＤ状態であるかを検知する。
プリドライバ６００は、一実施形態において、ＮＭＯＳデバイス１００のアクティブフィンガ１０５３の第２のカスコード接続トランジスタ１０１４ａのゲートに接続され、アクティブフィンガ１０５３の第１のカスコード接続トランジスタ１０１２ａのゲートは、抵抗１０２０を介して電源ラインＶＤＤ９０に接続されている。抵抗１０２０は、どのような抵抗性素子（一般に１ｋΩ以上）でもよく、容量的に接地された電源ライン９０に対するＥＳＤ中のゲートバイアスの損失を避けるために必要であり、通常の動作状態時には、上記ゲートは、カスコード接続ＮＭＯＳトランジスタ１００の動作の要求に応じて、ＶＤＤにバイアスされる。
制御電圧制限回路３３０は、接続点３１６とアース１５との間に接続された分流抵抗８００を備える。また、カスコード接続された第１及び第２の電圧制限ＮＭＯＳトランジスタ３３３、３３４は、図５に関して上述したように、接続点３１２におけるバイアスライン４０とアース１５との間に接続されている。即ち、カスコード接続された第１及び第２の電圧制限ＮＭＯＳトランジスタ３３３、３３４は、アクティブフィンガ１０５３の第２のＮＭＯＳトランジスタ１０１４ａのゲートとアース１５との間に接続されている。
また、第３及び第４の電圧制限ＮＭＯＳトランジスタ３３５、３３６は、それぞれ、第１の電圧制限ＮＭＯＳトランジスタ３３３に直列に（カスコード）接続されている。具体的には、ＮＭＯＳトランジスタ３３５は、ドレインを接続点３１５（例えば、ＮＭＯＳデバイス１００の第１のカスコード接続アクティブ及びダミーＥＳＤＮＭＯＳトランジスタ１０１２のゲート）に接続させている。ＮＭＯＳトランジスタ３３６は、ドレインを、上記ダミーＥＳＤフィンガの第２のトランジスタ１０１４ｐのゲートに接続している。第３及び第４の電圧制限ＮＭＯＳトランジスタ３３５、３３６のソースは、第２の電圧制限ＮＭＯＳトランジスタ３３４のソースに接続されていると共に、第１の電圧制限ＮＭＯＳトランジスタ３３３のドレインに接続されている。第２〜第４の電圧制限ＮＭＯＳトランジスタ３３４〜３３６のゲートは、接続点３１６に接続されている。
通常のＩＣ動作中、アクティブフィンガ１０５３及びダミーＥＳＤフィンガ１０５１の第１のトランジスタ１０１２ａ、１０１２ｐはターンオンしており、アクティブフィンガ１０５３の第２のトランジスタ１０１４ａは、図３〜図６の実施形態に関して説明したように、信号のためのスイッチング動作を可能にする。ＥＳＤダミーフィンガ１０５１の第２のトランジスタ１０１４ｐは、通常のＩＣ動作中に、ＥＳＤダミーフィンガ１０５１が使用されないように、そのゲートが抵抗８０１を介してアース１５に引っ張られるためオフになっている。ＰＭＯＳ・ＥＳＤ検出器３１１はオフになっており、それにより、転送回路３２０及び電圧リミッタ３３０をＮＭＯＳデバイス１００から切り離している。
また、通常のＩＣ動作中、上記電圧制限トランジスタの第１のトランジスタ３３３はターンオンしており、電圧リミッタ３３０の第２〜第４の電圧制限トランジスタ３３４〜３３６は、ターンオフしている。具体的には、第１の電圧制限トランジスタ３３３のゲートは、配線によって高電位に引っ張られ、第２〜第４の電圧制限トランジスタ３３４〜３３６のゲートは、分流抵抗Ｒ８００を介してアース１５に引っ張られている。したがって、電圧リミッタ３３０は、上記ＩＣの通常動作を妨げない。第２の電圧制限ＮＭＯＳトランジスタ３３４はオフになっているので、プリドライバ６００からの駆動電流は、電圧リミッタ３２０を介してアース１５へ流れる代わりに（例えば、電圧制御ＮＭＯＳトランジスタ３３３、３３４を流れないで）、全てマルチフィンガＮＭＯＳデバイス１００のアクティブフィンガ１５３へ流れる。プリドライバ６００がインバータ回路を備える場合、図５、７に関連して説明したように、任意のプリドライバ制御部５００を、ＮＮＯＳデバイス１００のアクティブフィンガの第２のトランジスタ１０１４ａに対する追加的なバイアスを供給するのに用いてもよい。
非作動ＥＳＤ状態時には、ＩＣ１０はターンオフしている。パッド２０においてＥＳＤが発生すると、ＰＭＯＳトランジスタＥＳＤ検出器３１１のゲートが、寄生容量９００を介してアース１５に引っ張られ、それによりＥＳＤ検出器３１０がターンオンする。ＥＳＤ検出器３１０は、（ダイオード３２１、３２２、３２５を介して）該ＥＳＤ電流の一部を転送回路３２０へ流し、それによってＮＭＯＳデバイス１００のアクティブ及びパッシブダミーＥＳＤカスコード接続フィンガ１０５３、１０５１がターンオンする。
アクティブフィンガ１０５３及びダミーＥＳＤフィンガ１０５１のトランジスタ１０１２、１０１４のバイアス及びターンオンを考慮して、転送回路３２０は、ダイオード３２１、３２２、３２５を備える。ダイオード３２１は、アノード及びカソードを、それぞれ接続点３１８及び接続点３１２に接続しており、該接続点は、ＮＭＯＳデバイス１００のアクティブフィンガ１０５３の第２のカスコード接続ＮＭＯＳトランジスタ１０１４ａのゲートに接続されている。ダイオード３２２は、アノード及びカソードをそれぞれ、接続点３１８及び接続点３１４に接続しており、該接続点は、ダミーＥＳＤフィンガ１０５１の第２のカスコード接続ＮＭＯＳトランジスタ１０１４ｐのゲートに接続さている。
ダイオード３２５は、アノード及びカソードをそれぞれ、接続点３１８及び第１のＮＭＯＳトランジスタ１０１２のゲートに接続している。具体的には、ダイオード３２５は、抵抗１０２０と、ＮＭＯＳデバイス１００の第１のＮＭＯＳトランジスタ１０１２のゲートとの間に形成された接続点３１５に接続されている。ＥＳＤ発生時、電源ラインＶＤＤ９０は、アース１５に容量結合される。抵抗１０２０は、接続点３１８からダイオード３２５を通って、電源ラインＶＤＤ９０を介してアース１５へ流れる電流を防ぐ。したがって、抵抗１０２０は、第１のトランジスタ１０１２ａ、１０１２ｐのゲートのバイアスを保障する。
更に、ＥＳＤ発生時には、電圧制限回路３３０の全てのトランジスタ３３３〜３３６がターンオンしている。具体的には、第１の電圧制限トランジスタ３３３のゲートは、配線によって高電位に引っ張られ、第２〜第４の電圧制限トランジスタ３３４〜３３６のゲートは、接続点３１６におけるそれぞれのゲートにおいて高電位に引っ張られる。したがって、電圧リミッタ３３０は、ＥＳＤ中のみ作動し、かつ上記ＩＣの通常動作を妨げない。第２〜第４の電圧制限トランジスタ３３４〜３３６がターンオンすると、アクティブフィンガ１０５３及びダミーＥＳＤフィンガ１０５１の第１及び第２のカスコード接続ＮＭＯＳトランジスタ１０１２、１０１４のゲートのバイアスは制限されるが、カスコード接続ＮＭＯＳトランジスタ１００の全てのフィンガの均一なターンオンを保障するのには十分高い。
上述したゲートのバイアス方法の代わりに、図６に関して説明したように、基板バイアス法もまた、カスコード接続ＮＭＯＳトランジスタ１０１２、１０１４の均一なターンオンに対して可能な実施形態であることに注意されたい。また、図６の文脈において既に述べたように、図１及び図２Ａ〜２Ｃに示すような例証的なレイアウトは、パッシブフィンガ１０５１の全てのカスコード接続トランジスタ１０１２ｐ、１０１４ｐならびにアクティブフィンガ１０５３の全てのカスコード接続トランジスタ１０１２ａ、１０１４ａの上記基板の分散型バイアス及び同時ターンオンを可能にする。本質的に、図６と同じバイアススキームが使用され、上記プリドライバへの干渉は起きない。
図８は、基板ポンプを有する、図３のマルチフィンガＮＭＯＳデバイス及びＥＳＤ保護回路の第５の実施形態の概略図を示す。具体的には、図８は、ＮＭＯＳデバイス１００のアクティブフィンガ１５３及びパッシブフィンガ１５１に共にバイアスをかける基板ポンプ３４０を有する図６に示す回路と同じである。また、図８は、転送回路３２０、電圧リミッタ３３０、プリドライバ制御部５００及び接地抵抗８０１が設けられていない点を除いて、図７の実施形態と同じである。
図８を参照すると、アクティブフィンガ１０５３及びパッシブフィンガ１０５１の第１のカスコード接続トランジスタ１０１２は、抵抗１０２０を介して電源ラインＶＤＤ９０に接続されている。ダイオード３２１は、図７に関して上述したように、そのアノード及びカソードをそれぞれ、ＰＭＯＳ・ＥＳＤ検出器のトランジスタ３１１のドレイン及び第１のカスコード接続トランジスタ１０１２ａ、１０１２ｐのゲートに接続している。アクティブフィンガ１０５３の第２のカスコード接続ＮＭＯＳトランジスタ１０１４のゲートは、図７に関して説明したように、プリドライバ６００に接続されている。パッシブフィンガ１０５１の第２のカスコード接続ＮＭＯＳトランジスタ１０１４ｐのゲートは、アース１５に接続されている。
また、アクティブフィンガ１０５３及びパッシブフィンガ１０５１の両カスコード接続トランジスタ１０１２、１０１４のローカル基板は、基板ポンプ３４０を介して接続点３１６に接続されており、該接続点は、ＰＭＯＳ・ＥＳＤトランジスタ３１１のドレインと接地抵抗８００との間に形成されている。ＩＣ１０が作動しているときのＥＳＤ発生時には、基板ポンプ３４０が、図６に関して説明したのと同様の方法で、アクティブフィンガ１０５３及びパッシブフィンガ１０５１を同時に自己バイアスする。即ち、電気的に接続されている分散したＰ＋基板結合部１２０は、ＮＭＯＳデバイス１００のアクティブフィンガ１０５３及びパッシブフィンガ１０５１を同時にターンオンさせる。図１は、単一のＭＯＳマルチフィンガのレイアウトを示すが、当業者には、カスコード接続ＭＯＳマルチフィンガのレイアウトが、間に配置された追加的なＮ＋領域を有する２つのゲートを備え、Ｐ＋基板結合部領域１２０が、図１に示すのと同様に散在されていることを理解されたい。
図９は、図３のマルチフィンガＮＭＯＳデバイス及びＥＳＤ保護回路の第６の実施形態の概略図を示す。該概略図は、以下に説明する著しい相違点を除いて、図７に関して示しかつ記載したのと同じである。
Ｉ／Ｏパッド２０は、ＩＣ１０から他の回路へ信号を出力すること、および他の回路（図示せず）からＩＣ１０に入力信号を受けることが可能である。Ｉ／Ｏパッド２０が入力信号を受けると、該信号は、電源ラインＶＤＤ９０よりも高電位になる可能性があり、その結果、パッド２０と電源ラインＶＤＤ９０との間に過電圧状態が生じる。過電圧状態が発生した場合には、該入力信号の上記ＶＤＤラインへの吸い込み等の出力回路の誤動作を防ぐように注意しなければならない。ＰＭＯＳドライブ７００がない場合、図７に関して上述したように、一つの解決法が実行される。
ＰＭＯＳドライバ７００が、ＩＣ１０の機能的態様のために使用される場合、Ｎウェルバイアスジェネレータ（ウェルポンプ）３３８もまた、パッド２０から電源ラインＶＤＤ９０内への過電圧信号の吸い込みを回避するために含まれ、該信号は、パッド２０よりも低電位である。ウェルポンプ３３８は、ＰＭＯＳ・ＥＳＤ検出器３１１の接続点３３６において上記Ｎウェルに接続されている。ウェルポンプ３３８は、Ｉ／Ｏパッド２０の電位を追跡して過電圧状態を検知する。当業者は、ウェルポンプ３３８の回路をどのように構成するかについて注意されたい。
具体的には、ＰＭＯＳトランジスタＥＳＤ検出器３１１は、ＰＭＯＳ・ＥＳＤ検出器のトランジスタ３１１の該ソースとＮウェルとの間に形成されたＮウェルダイオード３７１に対するソースを有する。通常のＩＣ動作中、およびＩ／Ｏパッド２０が入力信号を受けるためのパッドとして機能しているときには、過電圧状態は、上記ソースＮウェルダイオードに順方向にバイアスをかけて、該入力信号を、そのような入力信号を受けるように想定されている該ＩＣの回路ではなく、電源ラインＶＤＤ９０へ流す。
この問題を解決するために、ウェルポンプ３３８の回路は、上記Ｉ／Ｏパッドに印加される電圧を検知し、パッド２０における過電圧状態中に、ＰＭＯＳ・ＥＳＤ検出器のトランジスタ３１１のＮウェルを、入力パッド２０に接続する。逆に、通常の回路動作時に、過電圧状態が起きない場合には、ウェルポンプ３３８は、ＰＭＯＳ・ＥＳＤ検出器のトランジスタ３１１のＮウェルを、電源ラインＶＤＤ９０に接続する。
ＥＳＤ発生時に、ＰＭＯＳ・ＥＳＤ検出器のトランジスタ３１１のＮウェル及びゲートが、ウェルポンプ３３８の存在のために、パッド２０の電位に瞬間的に追従する場合には、他の問題が生じる。ＰＭＯＳ・ＥＳＤ検出器３１１は、過電圧状態または実際のＥＳＤがパッド２０で発生しているかどうかを判断することができない。したがって、ＰＭＯＳ・ＥＳＤ検出器３１１は、通常動作時には、相応にオフになっていてもよい。しかしながら、ＰＭＯＳ・ＥＳＤ検出器のトランジスタ３１１は、実際上、一般に、通常の動作状態時よりも大きい、同様の過電圧状態がパッド２０で発生したときに、不相応にオフのままであって、ＥＳＤの発生を検知してもよい。
この問題を解決するために、一実施形態においては、電圧制限抵抗３７５が、上記Ｎウェルの接続点３３６に、およびＰＭＯＳ・ＥＳＤ検出器３１１のゲートに接続されている。電圧制限抵抗３７５は、１〜１００ＫΩの範囲の抵抗値を有し、ＰＭＯＳ・ＥＳＤ検出器３１１のゲートへのバイアスを実行するために用いられる。即ち、通常のＩＣ動作中には、パッド２０における過電圧状態は、ＰＭＯＳ３１１のしきい電圧よりも低い、電圧制限抵抗３７５の両端の小さな電圧降下のみを生じ、それによってＰＭＯＳ・ＥＳＤ検出器のトランジスタ３１１をオフ状態に保つ。
具体的には、ＩＣ１０が作動していないときのパッド２０におけるＥＳＤ発生時には、上記ゲートは、ターンオンするＰＭＯＳトランジスタ３１１のために、ＰＭＯＳトランジスタ３１１のソースよりも低電位でなければならない。しかしながら、ウェルポンプ３３８は、パッド２０における該ＥＳＤの発生を過電圧状態として検知し、ＰＭＯＳ・ＥＳＤ検出器のトランジスタ３１１のＮウェル及びゲートをパッド２０に接続しようとし、それにより、ＰＭＯＳ・ＥＳＤ検出器のトランジスタ３１１をターンオフさせる。パッド２０におけるＥＳＤ発生時に、ＰＭＯＳ・ＥＳＤ検出器のトランジスタ３１１がターンオフすることは、ＩＣ１０の回路に対して有害である。
この問題を解決するために、一実施形態においては、ＰＭＯＳ・ＥＳＤ検出器のトランジスタ３１１のＮウェルとゲートとの間の電圧制限抵抗３７５が、ウェルポンプ３３８からダイオード回路３７２への電流を制限する。ＥＳＤ発生時には、過電圧状態が強くなり、ダイオード回路３７２から上記ＶＤＤラインへ流れる抵抗３７５内の電流は、ＥＳＤ電流の一部によって大いに支持されている。したがって、上記ＰＭＯＳのしきい電圧よりも大きい電圧降下が、抵抗３７５の両端で発生し、それにより、ＰＭＯＳ検出器のトランジスタ３１１がターンオンする。
図１０は、図３のマルチフィンガＮＭＯＳデバイス及びＥＳＤ保護回路の第７の実施形態の概略図を示す。図１０は、電源が入っていないＩＣ状態及びパッド２０におけるＥＳＤ発生時に、ＰＭＯＳ検出器のトランジスタ３１１を不相応にターンオフさせるウェルポンプ３３８の問題を解決するための第２の実施形態を示す。図１０に示す回路は、以下に説明する著しい態様を除いて、図９に示しかつ説明したものと同じである。
具体的には、Ｎウェルプルダウン回路１４００が、図９に示す回路に付加されている。図１０には示さないが、当業者は、ＥＳＤ保護回路３００の電圧リミッタ回路３３０が、本発明のこの実施形態に含まれてもよいことを認識するであろう。Ｎウェルプルダウン回路１４００は、２つのカスコード接続ＮＭＯＳトランジスタ１４６１、１４６２と、接地抵抗８００とを備える。第１のカスコード接続ＮＭＯＳトランジスタ１４６１は、ソースをアース１５に接続し、かつゲートを、電圧リミッタ回路３３０の接続点３１６に接続している。第１のカスコード接続ＮＭＯＳトランジスタ１４６１のドレインは、第２のカスコード接続ＮＭＯＳトランジスタ１４６２のソースに接続されている。第２のカスコード接続ＮＭＯＳトランジスタ１４６２のゲートはドレインに接続され、該ドレインは、ＰＭＯＳ・ＥＳＤ検出器のトランジスタ３１１における接続点３３６に接続されている。
代替の実施形態においては、降伏素子３９９が、ＰＭＯＳ・ＥＳＤ検出器のトランジスタ３１１のＮウェル結合部３７７とアース１５との間に設けられている。降伏素子３９９は、プルダウン回路１４００と共に、あるいは該回路の代わりに設けてもよく、またツェナーダイオード、順接合ダイオード、ゲート接地ＮＭＯＳデバイス等を備えてもよい。具体的には、降伏素子３９９のカソードは、ＰＭＯＳ・ＥＳＤ検出器のトランジスタ３１１のＮウェル結合部３７７に接続され、アノードは、接地されている。降伏素子３９９の降伏電圧は、どの電源電圧及び信号レベルよりも高いが、臨界酸化膜破壊電圧より低い。
通常のＩＣ動作中、ＰＭＯＳ・ＥＳＤ検出器のトランジスタ３１１及びＮウェルプルダウン回路１４００は、第１のトランジスタ１４６１が、抵抗８００を介して低電位に引っ張られているため、オフになっている。降伏素子３９９は、その固有の漏れ電流を除いて、いかなる電流も流さない。ＰＭＯＳ・ＥＳＤ検出器のトランジスタ３１１及びＮウェルプルダウン回路１４００は、図７に関して説明したように、過電圧状態を除いて、通常の回路動作に寄与しない。
非作動ＩＣ状態及びパッド２０におけるＥＳＤ発生時には、ＰＭＯＳ・ＥＳＤ検出器のトランジスタ３１１及びＮウェルプルダウン回路１４００は、考慮に入れなければならない。具体的には、ＰＭＯＳ・ＥＳＤ検出器のトランジスタ３１１が一旦ターンオンすると、接続点３１６における電位が上昇し、それにより、第１のカスコード接続ＮＭＯＳトランジスタ１４６１がターンオンする。第２のカスコード接続ＮＭＯＳトランジスタ１４６２は、該ドレインにおける高電位に接続されているので、通常オンしている。第２のカスコード接続ＮＭＯＳトランジスタ１４６２の目的は、ゲート酸化膜の最大電圧制限に従うことである。
ＰＭＯＳ・ＥＳＤ検出器のトランジスタ３１１のＮウェル（例えば、接続点３３６）は、Ｎウェルプルダウン回路１４００を介して低電位に引っ張られ、ウェルポンプ３３８の出力電流は、主にアースへ分流される。その結果として、ソース・Ｎウェルダイオード３７１の両端の電圧降下が発生すると共に、抵抗３７５の両端の電圧降下がなくなる。したがって、ＰＭＯＳ・ＥＳＤ検出器のトランジスタ３１１のゲートが、ソース電位より低く保持されて、ＰＭＯＳ・ＥＳＤ検出器のトランジスタ３１１をターンオンさせ、より多くの電流を流すことができるようにする。プルダウン回路１４００は、正帰還によりこの効果を高め、ＰＭＯＳ・ＥＳＤ検出器のトランジスタ３１１をオン状態に維持する。したがって、Ｎウェルプルダウン回路１４００は、ウェルポンプ３３８の意図を妨げて、ＰＭＯＳ・ＥＳＤ検出器のトランジスタ３１１のゲート及びＮウェルをパッド２０に接続し、それによってＰＭＯＳ・ＥＳＤ検出器のトランジスタ３１１をオフ状態に保つ。
代替の降伏素子３９９を使用する場合には、ＥＳＤ発生時に素子３９９を通って流れる電流は、パッド２０における電圧に追従する上記Ｎウェルの電位を妨げ、該Ｎウェルの電圧を該パッドの電圧以下に保つ。プルダウン回路１４００と同様に、降伏素子３９９は、ウェルポンプ３３８の意図を妨げる。
プルダウン回路１４００と対照的に、降伏素子３９９は、オンになるためのＰＭＯＳ検出器３１１における初期のわずかな導通を要しない。したがって、降伏素子３９９は、ＥＳＤ発生時に、ＰＭＯＳ検出器３１１のＮウェル及びゲートを上記パッド電圧以下に保持し、それによって該ＰＭＯＳ検出器をターンオンさせることができる。このことは、ダイオード回路３７２がもはや必要ではなく、ウェルポンプ３３８と上記ＰＭＯＳ検出器のゲートとの間の抵抗３７５を短絡と置き換えることができることを意味する。回路用途に対する重要な利点は、ＥＳＤ保護回路１５０が、いわゆるフェイルセーフ要求に従順であることである。具体的には、電源ラインＶＤＤ９０及びＶＤＤｘ９１は、通常の回路動作中には、しっかりと接地することができると共に、パッド２０における電圧を規定のＶＤＤレベル以上にしておくことができ、誤動作が発生しない。
図１〜図１０に関して図示及び説明した実施形態は、出力ドライバおよび／またはＥＳＤ保護デバイスとして使用されるＮＭＯＳトランジスタデバイスの複数のフィンガを同時にターンオンする様々な方法を提供する。本発明を説明するのに用いた回路は、本発明のより良い理解を可能にするために、図３に示すように、ブロックまたは“モジュール”として定義した。当業者は、図３の各ブロックにおける回路の代替の実施形態も可能であることを認識するであろう。
ライブラリＩ／Ｏセルは、使用されていないドライバフィンガを有し、一般に、第２のプリドライバ制御部５００、転送回路３２０及び電圧リミッタ３１０を含む第２の素子群を更に要する。該第２の素子群は、パッド２０におけるＥＳＤ発生時に、ＮＭＯＳデバイス１００の全てのドライバゲートが、使用されていないドライバフィンガのゲートを接地電位に保つのではなく、該使用されていないドライバフィンガが、トリガする困難さを有し、かつＥＳＤ保護に寄与しないように、一緒にバイアスがかけられることを保障するのに必要である。
図１１、１２は、本発明の様々な部分（例えば、ブロック）に対する追加的な実施形態を提供する。該追加的な実施形態は、ライブラリＩ／Ｏセルに有用な注目すべきコンプリメンタリ素子を例証的に含む。
図１１は、図３のＮＭＯＳデバイス１００及びＥＳＤ制御回路３００に接続される、ダミーＥＳＤプリドライバ６０１及びプリドライバ制御部５０１の概略図を示す。具体的には、ダミーＥＳＤプリドライバ６０１は、ＮＭＯＳデバイス１００のダミーＥＳＤフィンガ１５１に接続された出力ライン４１（図３参照）を有する変換回路として示されている。プリドライバ制御部５００のＮＭＯＳトランジスタ５０１は、ドレインをダミープリドライバ６０１の入力ライン６１に、ソースをアース１５に接続している。プリドライバ制御部のＮＭＯＳトランジスタ５０１のゲートは、図５に関して上述したように、プリドライバ制御部のＮＭＯＳトランジスタ５０１をオン・オフするために、ＥＳＤ検出器３１０に接続されている。抵抗等のプルアップ素子５０３は、アース１５より高い電位（例えば、電源ラインＶＤＤ９０またはＶＤＤｘ９１）と、ダミープリドライバ６０１の入力ライン６１とに接続されている。
ダミープリドライバ６０１及びプリドライバ制御回路５０１、５０３は、図５のプリドライバ６００及びプリドライバ制御部５００に関して説明したように、マルチフィンガＮＭＯＳトランジスタデバイス１００のダミーフィンガ１５１へのゲートバイアスを同様に実行する。即ち、ダミープリドライバ６０１は、分割した機能ドライバにおけるダミードライバフィンガ１５１のために使用され、規定のプリドライバ６００を、ＮＭＯＳトランジスタデバイス１００のアクティブドライバフィンガに対するバイアス要求に整合させるように設計される。
図１２Ａ〜１２Ｄは、図３のダミーＥＳＤプリドライバ６０１、プリドライバ６００及びプリドライバ制御部５００の種々の実施形態の概略図を示す。図１２Ａは、図１１のダミーＥＳＤプリドライバ６０１と共に用いた概略図である。ダミーＥＳＤドライバ６０１は、直列接続されたＰＭＯＳ及びＮＭＯＳトランジスタ６１２、６１４を備えるインバータ回路によって形成され、ＰＭＯＳトランジスタ６１２のソースは電源ライン（例えば、ＶＤＤｘ９１）に接続され、ＰＭＯＳトランジスタ６１２のドレインは、該インバータの出力を形成するＮＭＯＳトランジスタ６１４のドレインに接続されている。トランジスタ６１２、６１４のゲートは、一緒に接続されて該インバータの入力を形成し、抵抗等のプルアップ素子６１６を介して電源ラインＶＤＤｘ９１に接続されている。
プリドライバ制御部５０１は、ＮＭＯＳトランジスタ５１３、５１４と、ＰＭＯＳトランジスタ５１６と、プルアップ素子５１５とを備える。ＮＭＯＳトランジスタ５１４は、プリドライバ６０１のＮＭＯＳトランジスタ６１４のソースからアース１５に接続されている。ＰＭＯＳトランジスタ５１６は、電源ラインＶＤＤｘ９１からインバータトランジスタ６１２、６１４のドレイン、およびライン４１を介してＮＭＯＳトランジスタデバイス１００のダミーＥＳＤフィンガ１５１のゲートに接続されている。ＰＭＯＳトランジスタ５１６のゲートも、プルアップ素子（例えば、抵抗）５１５を介して電源ラインＶＤＤｘ９１に接続されている。ＮＭＯＳトランジスタ５１３は、プルアップ素子５１５及びＮＭＯＳトランジスタ５１４のゲートからアース１５に接続されている。ＮＭＯＳトランジスタ５１３のゲートは、ライン３０を介してＥＳＤ検出器３１０によりバイアスされる。
図１２Ｂを参照して、インバータプリドライバ６００が、回路が、ライン４０を介してマルチフィンガＮＭＯＳトランジスタデバイス１００のアクティブフィンガ１５３のゲートに代替的に接続され、上記インバータプリドライバの入力６０が、いくつかのプリドライバ論理からの信号を受ける点を除いて、回路は、図１２Ａに示すものと同じであることに注意されたい。図１２Ａ及び１２Ｂの両実施形態の場合、ＥＳＤ発生時に、トランジスタ５１３は、ＰＭＯＳ・ＥＳＤ検出器３１０によってターンオンされ、それによりトランジスタ５１４、５１６のゲートを低電位に引っ張る。ＰＭＯＳトランジスタ５１６はターンオンし、それにより、ライン４０および／または４１が電源ラインＶＤＤｘ９１に接続され、それによってＮＭＯＳデバイス１００の、使用されていないパッシブフィンガ１５１（ダミーＥＳＤフィンガ）のゲート及びアクティブフィンガ１５３のゲートにバイアスをかける。更に、トランジスタ５１４がターンオフし、それにより、インバータデバイス６０１がライン４０または４１のいずれかを低電位に引っ張るのを防ぎ、それによってゲートバイアストランジスタ５１６と反対に作動する。
図１２Ｃは、代替のダミープリドライバ６０１及びプリドライバ制御部５０１の回路を示し、これらは、マルチフィンガＮＭＯＳデバイス１００と共に使用することができる。具体的には、ダミーＥＳＤドライバ６０１は、直列接続されたＰＭＯＳ及びＮＭＯＳトランジスタ６１２、６１４を備えるインバータ回路によって構成され、ＮＭＯＳトランジスタ６１４のソースはアース１５に接続され、ＮＭＯＳ及びＰＭＯＳトランジスタ６１４、６１２のドレインは、直列に接続されている。
プリドライバ制御部５０１は、インバータ６０１のＰＭＯＳトランジスタ６１２のソースに直列接続されたＰＭＯＳトランジスタ５３１と、電源ラインＶＤＤｘ９１とを備える。プリドライバトランジスタ６１２、６１４のゲートは、アース１５に接続されているプルダウンＮＭＯＳトランジスタ５３２に接続されている。プリドライバトランジスタ６１２、６１４のゲートは、電源ラインＶＤＤｘ９１に接続されているプルアップ素子５１５（例えば、抵抗）にも接続されている。ＥＳＤ検出器３１０は、プリドライバ６０１のターンオンを制御するために、プリドライバ制御トランジスタ５３１、５３２のゲート接続されている。ダミープリドライバ６０１の出力は、マルチフィンガＮＭＯＳトランジスタ１００のダミーＥＳＤフィンガ１５１のゲートに接続されている。
図１２Ｄについて説明すると、該構成は、インバータプリドライバ６００の出力が、マルチフィンガＮＭＯＳトランジスタデバイス１００のアクティブフィンガ１５３のゲートに代替的に接続され、かつ該インバータプリドライバの入力６０が、プリドライバ論理からの信号を受けることを除いて、図１２Ｃに示すのと同じである。図１２Ｃ及び図１２Ｄの実施形態の場合、ＥＳＤ発生時には、トランジスタ５３１がターンオフし、かつトランジスタ５３２がターンオンする。インバータ６０１、６００の入力は、アース１５に引っ張られる。ＮＭＯＳトランジスタ６１４はターンオフし、ＰＭＯＳトランジスタ６１２はターンオンする。したがって、全体構造は、ライン４０又は４１において、トライステート・ハイインピーダンス状態になり、それによってプリドライバ６０１（または６００）が、転送回路３２０の効果に影響を及ぼすことを防ぐ。
また、電源及びプリロジック接続部による（図１２Ａ、１２Ｂに示すような）プリドライバ６００及びダミープリドライバ６０１の構成も、転送回路３２０として機能してもよいことに注意されたい。即ち、それらのドライバも、ＥＳＤ電圧をＮＭＯＳトランジスタ１００のゲートへ転送するためである。図４〜図１０の正規のＥＳＤ転送回路３２０との一つの違いは、ＥＳＤ電圧が、ＥＳＤ検出器３１０を通ってこないということである。該ＥＳＤ電圧は、充電された上記ＶＤＤライン及びプリドライバ６００またはダミープリドライバ６０１を通って供給される。したがって、プリドライバ６００又はダミープリドライバ６０１は、ＥＳＤ検出器３１０及び転送回路３２０のＥＳＤバイアスを支援する。ＥＳＤに対して、現存するプリドライバ６００、６０１の構成が、出力ドライバ１００に正しくバイアスをかけるように機能することを保障できない場合には、ＥＳＤ発生時に、プリドライバ６００、６０１にバイアスをかける所望の効果を達成するために、プリドライバ制御部５００を付加すべきである。別法として、図５に関して図１２Ｃ〜１２Ｄに対して上述したように、該プリドライバが、転送回路３２０の機能に影響を及ぼすのを防ぐために、別のプリドライバ制御部５００を用いてもよい。
また、プリドライバ６００及びダミープリドライバ６０１が、ＮＭＯＳトランジスタ１００のほとんど均一なターンオンに対して、上記アクティブトランジスタ部とダミートランジスタ部との間で、可能な限り対称的なバイアス状態をもたらすために使用されることに注意されたい。そのような対称的な状態は、プリドライバ６００及びダミープリドライバ６０１が、電源ラインＶＤＤ９１Ｘから支持的なバイアスを供給する（図１２Ａ、１２Ｂ）かあるいは、それらが、ＥＳＤ発生時に、共にターンオフする（図１２Ｃ、１２Ｄ）場合に、最も良く実現される。
図１３は、本発明のサイリスタ（ＳＣＲ）及びＰＭＯＳ・ＥＳＤ検出器３１０の概略図を示す。該回路は、ＳＣＲ１３００と、ＥＳＤ検出器３１０と、接地抵抗８００と、寄生容量ＣＤＤ９００とを備える。具体的には、ＳＣＲ１３００は、ＥＳＤ電流を、Ｉ／Ｏパッド２０から、図１〜図１２のマルチフィンガＮＭＯＳトランジスタデバイス１００ではなく、アース１５へ分流させるのに利用される。当業者には周知であるが、ＳＣＲ１３００は、ＰＮＰトランジスタ１３０１とＮＰＮトランジスタ１３０２とで表わしてもよい。ＰＮＰトランジスタ１３０１のエミッタは、パッド２０に接続され、ＮＰＮトランジスタ１３０２のエミッタは接地されている。単一のＳＣＲ１３００のみが例証的に示されているが、当業者は、単一のＳＣＲ１３００は、代替的に複数のＳＣＲフィンガを備えてもよいことを理解するであろう。ＳＣＲ・ＥＳＤ保護デバイスの製造及び動作の詳細な理解のためには、共通の譲受人である、ニュージャージー州プリンストンのサーノフ社による、２００１年１１月５日にファイルされた米国特許出願第１０／００７，８３３号明細書に注目されたく、該明細書は、その全体を本願明細書に援用する。
図１３の構成は、図４に関して説明したものと同じである。具体的には、ＥＳＤ検出器３１０は、ソースをパッド２０及びＳＣＲ１３００のＰＮＰトランジスタ１３０１のエミッタに接続しているＰＭＯＳトランジスタ３１１を備える。ＰＭＯＳトランジスタ３１１のゲートは、電源ラインＶＤＤ６０に接続され、ＰＭＯＳトランジスタ３１１のドレインは、接地抵抗８００を介してアース１５に接続されている。第１のゲートＧ１１３０６は、上記接地抵抗と、接続点１３０４において、ＰＭＯＳ・ＥＳＤトランジスタ３１１のドレインとに接続されている。具体的には、各ＳＣＲフィンガの第１のゲートＧ１は、基板ポンプ１３４０を介してバイアスされ、該基板ポンプは、図１のＮＭＯＳデバイス１００に関して例証的に示したように、あるいは、上述の米国特許出願第１０／００７，８３３号明細書のＳＣＲに対して具体的に説明したように、一緒に接続された複数の散在したローカル基板結合部（トリガタップ）を用いて形成される。
ＩＣ１０が作動していないときのＥＳＤ発生時には、ＰＭＯＳ・ＥＳＤトランジスタ３１１がターンオンして、図４のＮＭＯＳトランジスタ１００に関して説明したのと同様にして、ＳＣＲ１３００の第１のゲートＧ１１３０６へゲートバイアス信号を供給する。ＳＣＲ１３００を用いることの一つの利点は、該ＳＣＲを、ＮＭＯＳトランジスタ１００と共に用いてもよく、その結果、ＳＣＲ１３００をＮＭＯＳトランジスタ１００のパッシブダミーＥＳＤフィンガと置き換えることができるということである。ＳＣＲ１３００は、ＥＳＤ制御回路３００と共に形成する低電圧クランプ素子であり、また低電圧トリガ素子でもあり、ＥＳＤ保護のためのみに用いられる。
本発明の教示を含む様々な実施形態を本願明細書に示しかつ記載してきたが、当業者は、それらの教示をなお含む他の多くの変形実施形態を容易に考案することができよう。
本発明のマルチフィンガターンオンＮＭＯＳ・ＥＳＤ／ドライバデバイスの平面レイアウトを示す図である。 図１のライン２Ａ−２Ａに沿った、ＮＭＯＳ・ＥＳＤ／ドライバデバイスの断面レイアウトを示す図である。 図１のライン２Ｂ−２Ｂに沿った、ＮＭＯＳ・ＥＳＤ／ドライバデバイスの断面レイアウトを示す図である。 図１のライン２Ｃ−２Ｃに沿った、ＮＭＯＳ・ＥＳＤ／ドライバデバイスの断面レイアウトを示す図である。 本発明のマルチフィンガＮＭＯＳデバイス及びＥＳＤ保護回路を有する集積回路（ＩＣ）の一部の概略ブロック図である。 ＮＭＯＳデバイスのアクティブ及びパッシブフィンガを含む、図３のマルチフィンガＮＭＯＳデバイス及びＥＳＤ保護回路の第１の実施形態の概略図である。 制御されたゲート電圧リミッタ及びプリドライバ制御を含む、図３のマルチフィンガＮＭＯＳデバイス及びＥＳＤ制御回路の第２の実施形態の概略図である。 基板ポンプを有する、図３のマルチフィンガＮＭＯＳデバイス及びＥＳＤ制御回路の第３の実施形態の概略図である。 過電圧入力保護用途の場合の、図３のマルチフィンガＮＭＯＳデバイス及びＥＳＤ制御回路の第４の実施形態の概略図である。 基板ポンプを有する、図３のマルチフィンガＮＭＯＳデバイス及びＥＳＤ制御回路の第５の実施形態の概略図である。 過電圧入力保護用途の場合の、図３のマルチフィンガＮＭＯＳデバイス及びＥＳＤ制御回路の第６の実施形態の概略図である。 過電圧入力保護用途の場合の、図３のマルチフィンガＮＭＯＳデバイス及びＥＳＤ制御回路の第７の実施形態の概略図である。 図３のＮＭＯＳデバイス及びＥＳＤ制御回路に接続されたダミーＥＳＤプリドライバの概略図である。 ダミーＥＳＤドライバ、ＥＳＤドライバ、および図３のプリドライバの様々な実施形態の一つの概略図である。 ダミーＥＳＤドライバ、ＥＳＤドライバ、および図３のプリドライバの様々な実施形態の一つの概略図である。 ダミーＥＳＤドライバ、ＥＳＤドライバ、および図３のプリドライバの様々な実施形態の一つの概略図である。 ダミーＥＳＤドライバ、ＥＳＤドライバ、および図３のプリドライバの様々な実施形態の一つの概略図である。 本発明のサイリスタ（ＳＣＲ）及びＰＭＯＳ検出器の概略図である。

Claims (9)

  1. 保護されている回路を有する半導体集積回路（ＩＣ）のためのＥＳＤ保護回路（１５０）であって、
    各フィンガが、それぞれ前記ＩＣのＩ／Ｏパッド（２０）とアース（１５）との間に接続されているドレイン及びソースと、前記フィンガをバイアスするための各フィンガのゲートとを有する、マルチフィンガ型ＮＭＯＳトランジスタ（１００）と、
    前記ＩＣのＩ／Ｏパッドに接続されているソースと、前記ＩＣの第１の電源（９０）に接続されているゲートとを備えるＰＭＯＳトランジスタ（３１１）を有するＥＳＤ検出器（３１０）と、
    前記ＩＣの前記電源ラインとアースとの間に形成されている寄生容量（９００）と、
    第１のダイオード（３２１）を有する転送回路（３２０）であって、カソード及びアノードが、それぞれ、前記ＰＭＯＳトランジスタのドレイン及びＮＭＯＳトランジスタの各フィンガのゲートに接続されている転送回路と、
    を備えるＥＳＤ保護回路。
  2. 前記マルチフィンガ型ＮＭＯＳトランジスタが、複数のアクティブフィンガ（１５３）及び複数のＥＳＤダミーフィンガ（１５１）を更に備え、前記アクティブフィンガのゲートが、前記第１のダイオード及びプリドライバ（６００）に接続されている、請求項１に記載のＥＳＤ保護回路。
  3. 前記転送回路（３２０）とアースとの間に接続されている第１の接地抵抗（８０１）を更に備える、請求項１に記載のＥＳＤ保護回路。
  4. 前記転送回路が、第２のダイオード（３２２）を更に備え、前記第２のダイオードのカソード及びアノードが、それぞれ、前記ＰＭＯＳトランジスタ（３１１）のドレイン及び第１の接地抵抗（８０１）に接続され、前記第２のダイオードが更に、前記ＥＳＤダミーフィンガ（１５１）のゲートに接続されている、請求項３に記載のＥＳＤ保護回路。
  5. 前記ＰＭＯＳトランジスタとアースとの間に接続されている第２の接地抵抗（８００）を更に備える、請求項１に記載のＥＳＤ保護回路。
  6. 前記転送回路とアースとの間に接続されている電圧リミッタ（３３０）を更に備える、請求項１に記載のＥＳＤ保護回路。
  7. 保護されている回路を有する半導体集積回路（ＩＣ）のためのＥＳＤ保護回路であって、
    各フィンガが、それぞれ前記ＩＣのＩ／Ｏパッド（２０）とアース（１５）との間に接続されているドレイン及びソースを有するマルチフィンガ型ＮＭＯＳトランジスタ（１００）であって、各マルチフィンガ型ＮＭＯＳトランジスタのゲートが、前記ＩＣのプリドライバ（６００）に接続されているマルチフィンガ型ＮＭＯＳトランジスタと、
    前記ＩＣのＩ／Ｏパッドに接続されているソースと、前記ＩＣの電源電圧（９０）に接続されているゲートとを有するＰＭＯＳトランジスタ（３１１）と、
    前記ＩＣの電源とアースとの間に形成されている寄生容量（９００）と、
    前記マルチフィンガＮＭＯＳトランジスタの近傍に形成され、かつ前記ＰＭＯＳトランジスタのドレインに接続されている、少なくとも一つのローカル基板結合部（１２０）と、
    を備えるＥＳＤ保護回路。
  8. 保護されている回路を有する半導体集積回路（ＩＣ）のためのＥＳＤ保護回路（１５０）であって、
    各フィンガが、第１のトランジスタ（１０１２）及び第２のトランジスタ（１０１４）と、前記フィンガをバイアスする各フィンガの各トランジスタ（１０１２、１０１４）のゲートとを有する、カスコードマルチフィンガ型ＮＭＯＳトランジスタ（１００）であって、前記第１のトランジスタ（１０１２）のドレイン及び前記第２のトランジスタ（１０１４）のソースが、それぞれ前記ＩＣのＩ／Ｏパッド（２０）とアース（１５）との間に接続され、前記第１のトランジスタのソースが、前記第２のトランジスタのドレインと接続されている、カスコードマルチフィンガ型ＮＭＯＳトランジスタと、
    前記ＩＣのＩ／Ｏパッドに接続されているソースを備えるＰＭＯＳトランジスタ（３１１）と前記ＰＭＯＳトランジスタのゲートと接続されているＮウェル結合部（３７７）を有するＥＳＤ検出器（３１０）と、
    前記ＩＣの電源ラインとアースとの間に形成されている寄生容量（９００）と、
    転送回路（３２０）と
    を具備し、
    前記転送回路（３２０）が、
    前記ＰＭＯＳトランジスタのドレイン及び前記ＮＭＯＳトランジスタ（１００）の各フィンガの前記第２のトランジスタ（１０１４）のゲートにそれぞれ接続されているアノード及びカソードを有する第１のダイオード（３２１）と、
    前記ＰＭＯＳトランジスタのドレインと前記ＮＭＯＳトランジスタの各フィンガの前記第１トランジスタ（１０１２）のゲートにそれぞれ接続されているアノード及びカソードを有する第２のダイオード（３２５）と、
    電源ライン（９０）と前記ＰＭＯＳトランジスタ（３１１）のゲートとの間に接続されている複数の直列接続ダイオード（３７２）であって、前記直列接続ダイオードのカソード及びアノードが、それぞれ、前記電源ライン（９０）及び前記ＰＭＯＳトランジスタ（３１１）のゲートの方に向けられている直列接続ダイオードと
    を備える、ＥＳＤ保護回路。
  9. 保護されている回路を有する半導体集積回路（ＩＣ）（１０）のためのＥＳＤ保護回路（１５０）であって、
    各フィンガが、第１のトランジスタ（１０１２）及び第２のトランジスタ（１０１４）と、前記フィンガをバイアスする各フィンガの各トランジスタ（１０１２、１０１４）のゲートとを有する、カスコードマルチフィンガ型ＮＭＯＳトランジスタ（１００）であって、前記第１のトランジスタ（１０１２）のドレイン及び前記第２のトランジスタ（１０１４）のソースが、それぞれ前記ＩＣのＩ／Ｏパッド（２０）とアース（１５）との間に接続され、前記第１のトランジスタのソースが、前記第２のトランジスタのドレインと接続されている、カスコードマルチフィンガ型ＮＭＯＳトランジスタと、
    前記ＩＣのＩ／Ｏパッドに接続されているソースと、Ｎウェル結合部に接続されているゲートとを有するＰＭＯＳトランジスタ（３１１）と、
    電源ライン（９０）と前記ＰＭＯＳトランジスタ（３１１）のゲートとの間に接続されている複数の直列接続ダイオードを備えるダイオード回路（３７２）であって、前記直列接続ダイオードのカソード及びアノードが、それぞれ、前記電源ライン（９０）及び前記ＰＭＯＳトランジスタ（３１１）のゲートの方に向けられているダイオード回路と、
    前記ＩＣの電源とアースとの間に形成されている寄生容量（９００）と、
    前記マルチフィンガＮＭＯＳトランジスタの近傍に形成され、かつ前記ＰＭＯＳトランジスタのドレインに接続されている、少なくとも一つのローカル基板結合部（１２０）と、
    を備えるＥＳＤ保護回路。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013517634A (ja) * 2010-01-19 2013-05-16 クゥアルコム・インコーポレイテッド Ｒｆｉｃ用の高電圧、高周波数ｅｓｄ保護回路
KR20170039594A (ko) * 2015-09-30 2017-04-11 인피니언 테크놀로지스 아게 반도체 esd 보호 디바이스 및 방법

Families Citing this family (60)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1310325C (zh) * 2001-07-05 2007-04-11 萨诺夫公司 Mos器件以及静电放电保护电路
JP4008744B2 (ja) * 2002-04-19 2007-11-14 株式会社東芝 半導体装置
US7638847B1 (en) * 2002-11-14 2009-12-29 Altera Corporation ESD protection structure
US6879476B2 (en) * 2003-01-22 2005-04-12 Freescale Semiconductor, Inc. Electrostatic discharge circuit and method therefor
CN100336230C (zh) * 2003-10-28 2007-09-05 联华电子股份有限公司 多指状晶体管
WO2005076354A1 (en) * 2004-02-07 2005-08-18 Samsung Electronics Co., Ltd. Buffer circuit having electrostatic discharge protection
JP2005260039A (ja) * 2004-03-12 2005-09-22 Matsushita Electric Ind Co Ltd 半導体集積回路装置
CN1998120A (zh) * 2004-06-08 2007-07-11 沙诺夫公司 用于提供电流控制的静电放电保护的方法和装置
US7256975B2 (en) * 2004-06-14 2007-08-14 Taiwan Semiconductor Manufacturing Co., Ltd. ESD protection circuit and method
US7274544B2 (en) * 2004-10-21 2007-09-25 Taiwan Semiconductor Manufacturing Company Gate-coupled ESD protection circuit for high voltage tolerant I/O
US20060091423A1 (en) * 2004-10-29 2006-05-04 Peter Poechmueller Layer fill for homogenous technology processing
US7256460B2 (en) * 2004-11-30 2007-08-14 Texas Instruments Incorporated Body-biased pMOS protection against electrostatic discharge
JP4724472B2 (ja) * 2005-06-08 2011-07-13 新日本無線株式会社 半導体集積回路
JP2007036029A (ja) * 2005-07-28 2007-02-08 Oki Electric Ind Co Ltd 半導体装置
US7397089B2 (en) * 2005-08-10 2008-07-08 Skyworks Solutions, Inc. ESD protection structure using contact-via chains as ballast resistors
KR100724335B1 (ko) 2005-08-10 2007-06-04 삼성전자주식회사 정전기 보호 회로용 실리콘 정류 제어기 및 그 구조체
US8089744B1 (en) * 2005-08-24 2012-01-03 Altera Corporation Apparatus and methods for electrostatic discharge circuitry with snap-back device
KR100642651B1 (ko) * 2005-09-26 2006-11-10 삼성전자주식회사 정전기 방전용 실리콘 제어 정류기
US7613058B2 (en) * 2005-09-30 2009-11-03 Honeywell International Inc. Radiation hardening, detection and protection design methods and circuit examples thereof
US7402846B2 (en) * 2005-10-20 2008-07-22 Atmel Corporation Electrostatic discharge (ESD) protection structure and a circuit using the same
US7580233B2 (en) * 2005-10-21 2009-08-25 Via Technologies, Inc. Protecting circuits from electrostatic discharge
US7709896B2 (en) * 2006-03-08 2010-05-04 Infineon Technologies Ag ESD protection device and method
US20090072314A1 (en) * 2007-09-19 2009-03-19 Texas Instruments Incorporated Depletion Mode Field Effect Transistor for ESD Protection
US7714356B2 (en) * 2007-10-31 2010-05-11 International Business Machines Corporation Design structure for uniform triggering of multifinger semiconductor devices with tunable trigger voltage
US7826185B2 (en) * 2007-03-28 2010-11-02 International Business Machines Corporation Structure and circuit technique for uniform triggering of multifinger semiconductor devices with tunable trigger voltage
US8130481B2 (en) * 2007-08-08 2012-03-06 Texas Instruments Incorporated Electrostatic discharge trigger circuits for self-protecting cascode stages
US8120112B1 (en) * 2007-09-28 2012-02-21 Altera Corporation Method and apparatus for improving triggering uniformity of snapback electrostatic discharge protection devices
KR100894254B1 (ko) * 2007-11-06 2009-04-21 주식회사 실리콘웍스 전압강하가 최소화된 전원공급라인을 구비하는 반도체 칩
US7817387B2 (en) * 2008-01-09 2010-10-19 Freescale Semiconductor, Inc. MIGFET circuit with ESD protection
US7974052B2 (en) * 2008-04-25 2011-07-05 Cray Inc. Method and apparatus for switched electrostatic discharge protection
KR101431759B1 (ko) * 2008-04-30 2014-08-20 삼성전자주식회사 정전기적 방전 보호용 다이오드
US7977962B2 (en) * 2008-07-15 2011-07-12 Micron Technology, Inc. Apparatus and methods for through substrate via test
GB2464538A (en) * 2008-10-17 2010-04-28 Cambridge Silicon Radio Ltd An ESD protection circuit for a transmitter output
US8040646B2 (en) * 2009-04-29 2011-10-18 Mediatek Inc. Input/output buffer and electrostatic discharge protection circuit
US8093630B2 (en) * 2009-06-02 2012-01-10 Vanguard International Semiconductor Corporation Semiconductor device and lateral diffused metal-oxide-semiconductor transistor
US8605398B2 (en) 2009-08-06 2013-12-10 Freescale Semiconductor, Inc. Electronic device with protection circuit
US20110102046A1 (en) * 2009-10-31 2011-05-05 Pankaj Kumar Interfacing between differing voltage level requirements in an integrated circuit system
KR101068569B1 (ko) * 2010-05-28 2011-09-30 주식회사 하이닉스반도체 반도체 소자의 보호회로
CN101916992B (zh) * 2010-07-28 2013-07-31 锐迪科创微电子（北京）有限公司 pHEMT射频开关静电保护装置及包含该装置的射频前端模块
US8906751B2 (en) 2011-01-06 2014-12-09 International Business Machines Corporation Silicon controlled rectifiers (SCR), methods of manufacture and design structures
JP2012174839A (ja) * 2011-02-21 2012-09-10 Toshiba Corp 集積回路
JP2012195326A (ja) 2011-03-14 2012-10-11 Ricoh Co Ltd 半導体装置
US8520347B2 (en) * 2011-07-29 2013-08-27 Silicon Laboratories Inc. Circuit for ESD protection including dynamically terminated diode strings comprised of bipolar devices
TWI434398B (zh) * 2011-12-21 2014-04-11 Holtek Semiconductor Inc 用於超高壓晶片的靜電放電保護電路
US9435841B2 (en) 2012-04-13 2016-09-06 International Business Machines Corporation Integrated circuit protection during high-current ESD testing
US9324845B2 (en) 2012-12-11 2016-04-26 Infineon Technologies Ag ESD protection structure, integrated circuit and semiconductor device
US9013844B2 (en) 2013-01-15 2015-04-21 Xilinx, Inc. Circuit for and method of enabling the discharge of electric charge in an integrated circuit
US20150084702A1 (en) * 2013-09-26 2015-03-26 Triquint Semiconductor, Inc. Electrostatic discharge (esd) circuitry
US9831236B2 (en) 2015-04-29 2017-11-28 GlobalFoundries, Inc. Electrostatic discharge (ESD) protection transistor devices and integrated circuits with electrostatic discharge protection transistor devices
CN107180817B (zh) * 2016-03-09 2019-05-28 中芯国际集成电路制造(上海)有限公司 静电放电保护器件及其形成方法
US10332871B2 (en) * 2016-03-18 2019-06-25 Intel IP Corporation Area-efficient and robust electrostatic discharge circuit
JP6700565B2 (ja) * 2016-06-10 2020-05-27 株式会社ソシオネクスト 半導体装置
TWI627727B (zh) * 2017-04-14 2018-06-21 瑞昱半導體股份有限公司 靜電放電防護裝置與其偵測電路
US10901443B2 (en) * 2018-01-03 2021-01-26 Synopsys, Inc. Connection and disconnection differential surge limiter circuit for AC coupled transceiver
US10424661B1 (en) * 2018-04-04 2019-09-24 Silanna Asia Pte Ltd Avalanche robust LDMOS
TWI670911B (zh) 2018-05-01 2019-09-01 瑞昱半導體股份有限公司 靜電放電防護裝置
US11056880B1 (en) 2020-03-31 2021-07-06 Western Digital Technologies, Inc. Snapback electrostatic discharge protection for electronic circuits
US11355927B2 (en) * 2020-07-22 2022-06-07 Taiwan Semiconductor Manufacturing Co., Ltd. Device and method for operating the same
US11296502B2 (en) * 2020-07-22 2022-04-05 Taiwan Semiconductor Manufacturing Company Limited Electrostatic discharge protection circuit
US11575259B2 (en) 2021-07-08 2023-02-07 Qualcomm Incorporated Interface circuit with robust electrostatic discharge

Family Cites Families (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5404041A (en) 1993-03-31 1995-04-04 Texas Instruments Incorporated Source contact placement for efficient ESD/EOS protection in grounded substrate MOS integrated circuit
US5477414A (en) * 1993-05-03 1995-12-19 Xilinx, Inc. ESD protection circuit
US5903032A (en) 1994-05-13 1999-05-11 Texas Instruments Incorporated Power device integration for built-in ESD robustness
US5493133A (en) 1994-06-30 1996-02-20 Texas Instruments Incorporated PNP punchthrough-assisted protection device for special applications in CMOS technologies
US5510728A (en) 1994-07-14 1996-04-23 Vlsi Technology, Inc. Multi-finger input buffer with transistor gates capacitively coupled to ground
US5721144A (en) 1995-04-27 1998-02-24 International Business Machines Corporation Method of making trimmable modular MOSFETs for high aspect ratio applications
US5701024A (en) 1995-10-05 1997-12-23 Cypress Semiconductor Corp. Electrostatic discharge (ESD) protection structure for high voltage pins
US5780897A (en) 1995-11-13 1998-07-14 Digital Equipment Corporation ESD protection clamp for mixed voltage I/O stages using NMOS transistors
KR100203054B1 (ko) * 1995-12-02 1999-06-15 윤종용 개선된 정전기 방전 능력을 갖는 집적 회로
US5940258A (en) 1996-02-29 1999-08-17 Texas Instruments Incorporated Semiconductor ESD protection circuit
US5686751A (en) 1996-06-28 1997-11-11 Winbond Electronics Corp. Electrostatic discharge protection circuit triggered by capacitive-coupling
US5789791A (en) 1996-08-27 1998-08-04 National Semiconductor Corporation Multi-finger MOS transistor with reduced gate resistance
TW320773B (en) 1996-11-25 1997-11-21 Winbond Electronics Corp Multi-finger MOS component
US6147538A (en) 1997-02-05 2000-11-14 Texas Instruments Incorporated CMOS triggered NMOS ESD protection circuit
US5982217A (en) 1997-02-19 1999-11-09 Texas Instruments Incorporated PNP driven NMOS ESD protection circuit
US6064249A (en) 1997-06-20 2000-05-16 Texas Instruments Incorporated Lateral DMOS design for ESD protection
SG79985A1 (en) 1997-07-24 2001-04-17 Texas Instruments Inc Protection circuit for output drivers
US6002156A (en) 1997-09-16 1999-12-14 Winbond Electronics Corp. Distributed MOSFET structure with enclosed gate for improved transistor size/layout area ratio and uniform ESD triggering
US6097066A (en) 1997-10-06 2000-08-01 Taiwan Semiconductor Manufacturing Co., Ltd. Electro-static discharge protection structure for semiconductor devices
TW421874B (en) 1998-01-09 2001-02-11 Winbond Electronics Corp Integrated structure for output buffer and silicon controlled rectifier
US6028758A (en) * 1998-01-16 2000-02-22 Vantis Corporation Electrostatic discharge (ESD) protection for a 5.0 volt compatible input/output (I/O) in a 2.5 volt semiconductor process
US5959488A (en) 1998-01-24 1999-09-28 Winbond Electronics Corp. Dual-node capacitor coupled MOSFET for improving ESD performance
TW405244B (en) 1998-11-16 2000-09-11 Winbond Electronics Corp MOS buffer capable of avoiding the damage of electrostatic discharge
US6628493B1 (en) 1999-04-15 2003-09-30 Texas Instruments Incorporated System and method for electrostatic discharge protection using lateral PNP or PMOS or both for substrate biasing
US6310379B1 (en) 1999-06-03 2001-10-30 Texas Instruments Incorporated NMOS triggered NMOS ESD protection circuit using low voltage NMOS transistors
US6621126B2 (en) * 2000-10-10 2003-09-16 Sarnoff Corporation Multifinger silicon controlled rectifier structure for electrostatic discharge protection
KR100393220B1 (ko) * 2001-03-23 2003-07-31 삼성전자주식회사 Ｅｓｄ 보호용 반도체 장치
CN1310325C (zh) * 2001-07-05 2007-04-11 萨诺夫公司 Mos器件以及静电放电保护电路
TW550779B (en) 2002-07-01 2003-09-01 Macronix Int Co Ltd Substrate charging circuit for input/output electrostatic discharge protection and its protection method

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013517634A (ja) * 2010-01-19 2013-05-16 クゥアルコム・インコーポレイテッド Ｒｆｉｃ用の高電圧、高周波数ｅｓｄ保護回路
KR20170039594A (ko) * 2015-09-30 2017-04-11 인피니언 테크놀로지스 아게 반도체 esd 보호 디바이스 및 방법
KR101959110B1 (ko) * 2015-09-30 2019-03-15 인피니언 테크놀로지스 아게 반도체 esd 보호 디바이스 및 방법

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Publication number Publication date
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