JP2008047733A

JP2008047733A - 半導体装置及び半導体装置の製造方法

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Publication number: JP2008047733A
Application number: JP2006222469A
Authority: JP
Inventors: Osamu Yamagata; 修山形
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 2006-08-17
Filing date: 2006-08-17
Publication date: 2008-02-28
Anticipated expiration: 2026-08-17
Also published as: JP5055892B2

Abstract

【課題】複数の半導体チップを有する半導体装置においてグランドメッシュを使用することなくシールド化が図れる半導体装置及びその製造方法を提供する。
【解決手段】半導体基板１ａに素子が形成されている素子領域の下層に、半導体基板１ａ中全面に第１分離領域２が形成されており、第１分離領域と接続され、半導体基板１ａの側面に埋め込まれるように第２分離領域３が形成されており、第２分離領域と接続され、半導体基板１ａ上の周縁部全周に導電性壁１１ｂが形成されており、導電性壁１１ｂの上面部全面にバンプ１３ｂが形成されている構造とする。
【選択図】図１

Description

本発明は半導体装置及びその製造方法に関し、詳しくは半導体基板の周縁部全周に導電性壁を有する半導体装置及びその半導体装置の製造方法に関する。

デジタルビデオカメラ、デジタル携帯電話、あるいはノートパソコンなど、携帯用電子機器の小型化、薄型化、軽量化に伴い、内部に使用される半導体装置に対する小型化の要望が高まっている。
この課題を解決する半導体装置の小型化技術として、半導体チップの面積と実装面積が同程度となるＣＳＰ（ＣｈｉｐＳｉｚｅＰａｃｋａｇｅ）と称されるパッケージ技術や複数の半導体チップを積層して同一パッケージ内に収めるスタックパッケージと称される技術が開発されている。

デジタルチップとアナログチップを２個以上埋め込んだ半導体装置はデジタルチップからアナログチップへのデジタルノイズの影響を受ける。しかし、ＣＳＰ型の半導体装置はグランドメッシュによるシールド化が図れない。そのため、スタック構造にするには十分に距離を離し、あるいは誘電体により遮断する必要があるため、現状では同一平面に平置きした構造が取られている。しかしながら平置きした構造ではサイズが大きくなり小型化の要求を満足することができない。

また、半導体装置をノイズ遮蔽シート等で覆うことが考えられるが、現状ではシートの厚さが１００μ以下のものが存在しないため、スタック構造に適用することはできない。このため有機基板の両側にアナログチップ、デジタルチップをそれぞれ実装することが行われているが、基板のスルーホールと片側にバンプの形成が必要であり、半導体装置全体の厚さが厚くなり薄型化は図れない。
特開２００３−１２４２３６号公報特開平１０−７９６２３号公報

したがって、本発明の目的は、複数の半導体チップを有する半導体装置においてグランドメッシュを使用することなくシールド化が図れる半導体装置及びその製造方法を提供することにある。

本発明における半導体装置は、基板と、前記基板に素子が形成されている素子領域の下層に、前記基板中全面に形成されている第１導電型の第１分離領域と、前記基板の周縁部全周において前記基板の表面から前記第１分離領域に達する深さまで形成されている前記第１導電型の第２分離領域と、前記第２分離領域に接続して、前記基板上の周縁部全周に形成されている導電性壁とを有することを特徴とする。

上記の本発明の半導体装置は、基板中に第１導電型の第１分離領域が形成されており、基板中に第１導電型の第１分離領域と接続されるように第１導電型の第２分離領域が形成されており、基板上に第２分離領域と接続されるように導電性壁が形成されている。

本発明における半導体装置の製造方法は、基板上の周縁部全周に導電性壁を有する半導体装置の製造方法であって、前記基板が集積されてなるウエハにおけるスクライブラインを挟んで、前記ウエハの表面から、前記基板に素子が形成されている素子領域の下層に、前記基板中全面に形成されている第１導電型の第１分離領域に達する深さまで形成されている前記第１導電型の第２分離領域と接続するように、記基板上の周縁部全周に導電性壁を形成する工程と、前記スクライブラインにおいて前記ウエハをダイシングする工程とを有することを特徴とする。

上記の本発明の半導体装置の製造方法は、まず、ウエハ中に第２分離領域を形成し、ウエハにおけるスクライブラインを挟んで、第２分離領域と接続するように導電性壁を形成する。
次に、スクライブラインでウエハをダイシングする。
次に、導電性ポストの上面部にバンプを形成し、個々の半導体装置とする。

本発明によれば、複数の半導体チップを有する半導体装置においてグランドメッシュを使用することなくシールド化が図れる半導体装置及びその製造方法を提供することができる。

以下に、本発明に係る半導体装置及びその製造方法の実施の形態について、図面を参照して説明する。

図１は、一実施形態に係る半導体装置の模式構成を示す断面図である。また、図２は、一実施形態に係る半導体装置の模式構成を示す斜視図である。
図１に示すように、半導体基板１中に、例えば、エピタキシャル成長により高濃度不純物からなる第１導電型の第１分離領域２（以下、第１分離領域とも称する）が形成され、半導体基板１中における第１分離領域２と接続するように、例えば、高濃度不純物からなる第１導電型の第２分離領域３（以下、第２分離領域とも称する）が形成されている。

さらに、半導体基板１ａの表層には、半導体基板１ａの内部配線の一部と接続している、例えば、Ａｌからなるパッド５が形成されており、半導体基板１の全面及びパッド５の周縁部を被覆し、パッド５の上面の少なくとも一部が露出するように、例えば、酸化シリコン、窒化シリコン、酸窒化シリコンなどからなるパッシベーション膜４が形成されている。

さらに、パッシベーション膜４の上層に、例えば、感光性ポリイミドからなる絶縁膜６が形成されている。絶縁膜６には、底面にパッド５が露出するように配線溝ＷＤが形成されている。
また絶縁膜６には、底面に第２分離領域３が露出するようにポスト溝ＰＤ１が形成されている。

さらに、配線溝ＷＤ及びポスト溝ＰＤ１の内壁を被覆して、例えば、ＴｉＣｕからなるシード膜７が形成されている。そしてその上層において配線溝ＷＤには、例えば、Ｃｕからなる配線９が形成されており、ポスト溝ＰＤ１には、例えば、Ｃｕからなる導電性壁１１ｂが形成されている。
さらに、配線９の上層に、底面に配線９が露出するようにポスト溝ＰＤ２が形成されており、ポスト溝ＰＤ２には、例えば、Ｃｕからなる導電性ポスト１１ａが形成されている。

さらに、配線９の間隙または、導電性ポスト１１ａと導電性壁１１ｂの間隙における絶縁膜６の上層には、例えば、ポリアミド樹脂、ポリイミド樹脂、エポキシ樹脂、フェノール樹脂あるいはポラフェニレンベンゾビスオキサゾール樹脂などからなる絶縁性のバッファ層１２が形成されている。

さらに、バッファ層１２の表面において、導電性ポスト１１ａに接続するように半田ボール、半田ペーストなどによりバンプ１３ａが形成されている。また、導電性壁１１ｂに接続するように半田ボール、半田ペーストなどによりバンプ１３ｂが形成されている。
上記のように図１及び図２に示す半導体装置２０が形成されている。

上記の一実施形態の半導体装置において、第１分離領域２と第２分離領域３、第２分離領域３と導電性壁１１ｂ、導電性壁１１ｂとバンプ１３ｂがそれぞれ接続されている。したがって、導電性壁１１ｂの上面に形成されているバンプ１３ｂをグランドなどの一定電圧を印加させることにより、上記に示す接続された内側の領域（以下、素子領域とも称する）をシールドケースでケーシングした場合と同様にシールド化することができ、素子領域に作用するデジタルノイズを抑制することができる。特に、ＣＳＰ型の半導体装置のようにグランドメッシュによるシールド化が図れない半導体装置のシールド化に有効である。

次に、上記の一実施形態に係る半導体装置の製造方法について説明する。
図３は、本発明の一実施形態に係る半導体ウエハの模式構成を示す平面図である。
図３に示すように、半導体ウエハ１は、スクライブラインＳＬで半導体装置２０に分割される。
図４〜図１１は、本発明の一実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。一実施形態においては、例えば、図４〜図１１に示す全ての工程についてウエハレベルで行うことができる。
まず、図４（ａ）に示すように、半導体ウエハ１に能動素子（不図示）を形成する。そして半導体ウエハ１中における能動素子が形成されている素子領域の下層であり、半導体ウエハ１の全面に、例えば、エピタキシャル成長により高濃度不純物からなる第１分離領域２を形成し、第１分離領域２の上層におけるスクラブラインＳＬを挟さんで、第１分離領域２と接続するように、例えば、イオン注入法により、高濃度不純物からなる第２分離領域３を形成する。そして、半導体ウエハ１上に能動素子からの、例えば、Ａｌからなるパッド５をペリフェラル状あるいはマトリックス状に形成し、半導体ウエハ１上に、例えば、ＣＶＤ（化学気相成長）法により、酸化シリコン、窒化シリコン、酸窒化シリコンなどからなるパッシベーション膜４を形成する。

次に、図４（ｂ）に示すように、第２分離領域３とパッシベーション膜４とパッド５の上層に、例えば、スピンコート法、印刷法等により、感光性ポリイミドなどからなる絶縁膜６を形成する。絶縁膜６は硬化後に４〜１０μｍの膜厚となるようにする。
絶縁膜６が感光性ポリイミドからなる場合、例えば、スピンコータなどの塗布装置により以下の１〜５の順で条件を変えながら塗布を行う。
回転速度時間
１：１０００ｒｐｍ３０ｓ
２：１９５０ｒｐｍ４０ｓ
３：１０００ｒｐｍ１０ｓ
４：１５００ｒｐｍ１０ｓ
次に、図４（ｃ）に示すように、絶縁膜６をプリベークした後、フォトリソグラフィ法により絶縁膜６に配線溝ＷＤ、ポスト溝ＰＤ１のパターン加工をする。そして、パターン加工した絶縁膜６をスピンデベロッパなどの現象装置により現像し、配線溝ＷＤ、ポスト溝ＰＤ１を形成する。

次に、図５（ａ）に示すように、例えば、スパッタリングなどの物理蒸着法により、Ｔｉ／Ｃｕなどからなるシード膜７を形成する。シード膜７は、例えば、Ｔｉが１６０ｎｍ、Ｃｕが６００ｎｍの膜厚となるようにする。
次に、図５（ｂ）に示すように、シード膜７の上層に、例えば、スピンコータなどのレジスト塗布装置によりレジスト膜８を被覆し、フォトリソグラフィ法によりレジスト膜８に配線溝ＷＤのパターン加工をする。そして、パターン加工したレジスト膜８をスピンデベロッパなどの現像装置により現像し、レジスト膜８に配線溝ＷＤを形成する。

次に、図６（ａ）に示すように、露出したシード膜７の上層における配線溝ＷＤに、例えば、シード膜７を通電させ電解めっき法などにより、例えば、Ｃｕからなる配線９を形成する。
次に、図６（ｂ）に示すように、例えば、プラズマアッシングなどによりレジスト膜８を除去する。シード膜７は後述する電解めっき法により、例えば、Ｃｕからなる導電性ポスト１１ａ及び導電性壁１１ｂを形成するためのシードとして残しておく。

次に、図７（ａ）に示すように、シード膜７及び配線９の上層に、例えば、スピンコータなどのレジスト塗布装置によりレジスト膜１０を被覆し、フォトリソグラフィ法によりレジスト膜１０にポスト溝ＰＤ１及びポスト溝ＰＤ２のパターン加工をする。そして、パターン加工したレジスト膜１０をスピンデベロッパなどの現像装置により現像し、ポスト溝ＰＤ１及びポスト溝ＰＤ２を形成する。
次に、図７（ｂ）に示すように、露出したシード膜７及び配線９の上層におけるポスト溝ＰＤ１及びポスト溝ＰＤ２に、例えば、シード膜７を通電させて電解めっき法などにより、導電性ポスト１１ａ及び導電性壁１１ｂを形成する。導電性ポスト１１ａ及び導電性壁１１ｂの高さが８０〜１８０μｍ、幅または直径が１８０〜３００μｍとなるようにする。

次に、図８（ａ）に示すように、例えば、プラズマアッシングなどによりレジスト膜１０を除去する。
次に、図８（ｂ）に示すように、配線９、導電性ポスト１１ａ及び導電性壁１１ｂをマスクとしてプラズマエッチングなどのエッチングを行い、シード膜７を除去する。

次に、図９（ａ）に示すように、回路部の保護及び応力緩和のために導電性ポスト１１ａ及び導電性壁１１ｂが埋まる高さまで、例えば、印刷法によりポリアミドイミド、ポリイミド、エポキシ樹脂、フェノール樹脂あるいはポリパラフェニレンベンゾビスオキサゾールなどからなるバッファ層１２を形成する。
次に、図９（ｂ）に示すように、バッファ層１２硬化後、例えば、研削法により、導電性ポスト１１ａ及び導電性壁１１ｂの表面が露出するまでバッファ層１２を、例えば、以下の条件により研削する。
・ホイール：＃６００
・回転速度：３５００ｒｐｍ
・研磨速度：５ｍｍ／ｓｅｃ

次に、図１０（ａ）に示すように、スクライブラインにおいて半導体ウエハ１をダイシングによりハーフカットして、ダイシングストリートＤＳを形成する。ダイシングストリートＤＳの深さは、少なくとも第１分離領域２まで達する深さであり、例えば、半導体装置２０の所望の厚さよりさらに４０μｍ深くなるようにする。
次に、図１０（ｂ）に示すように、上面が露出した導電性ポスト１１ａ及び導電性壁１１ｂの表面に、例えば、半田ボール、半田ペーストなどによりバンプ１３ａ及びバンプ１３ｂを形成する。
次に、図１１に示すように、半導体ウエハ１の裏面を半導体装置２０が所望の厚さになるように、例えば、ＢＧＲ（バックグラインド）などによりバンプ１３ａが形成されている面の裏面側から半導体ウエハ１を研削して、半導体ウエハ１を個片化し、図１に示す半導体装置２０を形成する。

なお、本発明の実施に際しては、上記した実施形態に限定されるものではなく、種々の変形形態を採用することができる。

上記の一実施形態において配線としてＣｕを用いたが、これに限定されず、例えば、Ａｌ、Ａｇ、Ａｕ、Ｐｔ、Ｗ、Ｃｏなどの導電性金属でもよい。
また、シード膜として、ＴｉＣｕを用いたが、これには限定されず、例えば、Ｃｕなどを用いてもよい。
また、第１分離領域及び第２分離領域における高濃度不純物はドナー、アクセプタのどちらを用いてもよい。
また、絶縁膜として、感光性ポリイミドを用いたが、これには限定されず、例えば、酸化シリコン、窒化シリコンなどの絶縁材料を用いてもよい。絶縁膜６として、酸化シリコン、窒化シリコンを用いる場合、レジスト膜を被覆してからパターニングする必要がある。
また、絶縁膜を塗布する条件を記載したが、これには限定されない。
また、バッファ層を研磨する条件を記載したが、これには限定されない。

上記の一実施形態に係る半導体装置の製造方法によれば、半導体ウエハ１中に高濃度不純物からなる第１分離領域２を形成し、第１分離領域２と接続するように高濃度不純物からなる第２分離領域３を形成し、第２分離領域３と接続するように導電性壁１１ｂを形成し、導電性壁１１ｂの上面と接続するようにバンプ１３ｂを形成することができる。そして、導電性壁１１ｂの上面に形成されているバンプ１３ｂをグランドなどの一定電圧を印加させることにより、接続された内側の領域（素子領域）をシールドケースでケーシングした場合と同様にシールド化することができ、素子領域に作用するデジタルノイズを抑制することができる半導体装置２０を製造することができる。

なお、上記の一実施形態における半導体基板１ａは、発明の基板に相当する。また、上記の一実施形態における半導体ウエハ１は、発明のウエハに相当する。また、上記の一実施形態における配線９は、発明の配線層に相当する。

図１は、本発明の一実施形態に係る半導体装置の模式構成を示す断面図である。図２は、本発明の一実施形態に係る半導体を示す斜視図である。図３は、本発明の一実施形態に係る半導体ウエハの模式構成を示す平面図である。図４（ａ）〜（ｃ）は、本発明の一実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。図５（ａ）及び図５（ｂ）は、本発明の一実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。図６（ａ）及び図６（ｂ）は、本発明の一実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。図７（ａ）及び図７（ｂ）は、本発明の一実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。図８（ａ）及び図８（ｂ）は、本発明の一実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。図９（ａ）及び図９（ｂ）は、本発明の一実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。図１０（ａ）及び図１０（ｂ）は、本発明の一実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。図１１は、本発明の一実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。

符号の説明

１：半導体ウエハ１ａ：半導体基板２：第１分離領域３：第２分離領域４：パッシベーション膜５：パッド６：絶縁膜７：シード膜８：レジスト膜９：配線１０：レジスト膜１１ａ：導電性ポスト１１ｂ：導電性壁１２：バッファ層１３ａ，１３ｂ：バンプ２０：半導体装置ＳＬ：スクライブラインＤＳ：ダイシングストリートＷＤ：配線溝ＰＤ１,ＰＤ２：ポスト溝

Claims

基板と、
前記基板に素子が形成されている素子領域の下層に、前記基板中全面に形成されている第１導電型の第１分離領域と、
前記基板の周縁部全周において前記基板の表面から前記第１分離領域に達する深さまで形成されている前記第１導電型の第２分離領域と、
前記第２分離領域に接続して、前記基板上の周縁部全周に形成されている導電性壁と
を有することを特徴とする半導体装置。
前記導電性壁の上面に形成されているバンプを有することを特徴とする
請求項１に記載の半導体装置。
前記基板上に形成され、前記基板の内部配線の一部と接続しているパッドと、
前記パッドの上層に前記パッドに接続して形成された配線層と
を有することを特徴とする
請求項２に記載の半導体装置。
前記基板上に形成され、前記基板を保護するパッシベーション膜と、
前記導電性壁の内側における前記パッシベーション膜の上層に絶縁膜と
を有し、
前記配線層が前記絶縁膜中に埋め込まれていることを特徴とする
請求項３に記載の半導体装置。
前記絶縁膜の上層に形成されたバッファ層を有し、
前記バッファ層を貫通して前記配線層に接続して形成されている導電性ポストと、
前記バッファ層から露出している前記導電性ポストの上面に形成されているバンプと
を有することを特徴とする
請求項４に記載の半導体装置。
前記第１分離領域及び前記第２分離領域が高濃度不純物領域であることを特徴とする
請求項１に記載の半導体装置。
前記基板がアナログチップであることを特徴とする
請求項１に記載の半導体装置。
基板上の周縁部全周に導電性壁を有する半導体装置の製造方法であって、
前記基板が集積されてなるウエハにおけるスクライブラインを挟んで、前記ウエハの表面から、前記基板に素子が形成されている素子領域の下層に、前記基板中全面に形成されている第１導電型の第１分離領域に達する深さまで形成されている前記第１導電型の第２分離領域と接続するように、記基板上の周縁部全周に導電性壁を形成する工程と、
前記スクライブラインにおいて前記ウエハをダイシングする工程と
を有することを特徴とする
半導体装置の製造方法。
前記導電性壁の上面にバンプを形成する工程をさらに有することを特徴とする
請求項８に記載の半導体装置の製造方法。
前記スクラブラインにおいて前記ウエハをダイシングする工程が、
少なくとも前記ウエハに形成されている第１導電型の第１分離領域までハーフカットしてダイシングストリートを形成する工程と、
前記導電性ポストの上面にバンプを形成する工程の後に、少なくとも前記ダイシングストリートの底面に達するまで前記バンプが形成されている面の裏面側から前記ウエハを研磨して、前記ウエハを個片化する工程と
を含むことを特徴とする
請求項９に記載の半導体装置の製造方法。