JP2008030472A - プリンタにおけるピクセルデータ処理システム及び方法 - Google Patents

Abstract

【課題】印刷画像のアライメントを可能とし、メモリ使用量を最適化してピクセルデータを処理する。
【解決手段】データ制御モジュールに結合された画像形成モジュールを有する画像形成装置において、データ制御モジュールは、それぞれ画像のピクセルデータの対応する部分を格納する複数のメモリユニットを備え、対応するメモリユニットに格納されたピクセルデータの部分を画像形成モジュールに書き出し、ピクセルデータの対応する部分が書き出された後に、それぞれのメモリユニットにピクセルデータの更なる部分を動的に対応付ける。
【選択図】図３

Description

本発明は、概して電子プリンタの技術に関する。特に、本発明はプリンタにおけるピクセルデータ処理に関する。

シングルビーム方式のレーザープリンタは、レーザーの１走査の間に用紙に１ラインの印刷をすることができる。シングルビーム方式のレーザープリンタの印刷速度を上げるためには、プリンタの内部部品の動作を速くする及び／又はクロックレートを上げることができる。しかし、プリンタの内部部品が動作しうる速度には限界がある。デュアルビーム方式のレーザープリンタでは、ピクセルデータが２ライン同時に感光ドラムに走査出力されるので、これらの限界のうちいくつかは克服される。

デュアルビーム方式のレーザープリンタは、画像の奇数ラインが第１のレーザーによって走査出力され、画像の偶数ラインが第２のレーザーによって走査出力されるように設計されうる。デュアルビーム方式のレーザープリンタにおいては、ピクセルデータの各ラインへはメモリ内で別々にアクセスすることができ、このようなシステムにおいてしばしば画像の奇数ラインと偶数ラインとで、それぞれメインメモリへの異なるダイレクトメモリアクセス（ＤＭＡ）チャネルが用いられる。

レーザープリンタには、レーザープリンタに用紙が供給された際に、データ先頭（top of data（ＴＯＤ））イベント信号又はページ先頭（top of page）イベント信号がプリンタの画像電子機器に送信されるものがある。また、ビーム検出（ＢＤ）イベント信号がレーザーの各水平走査の間、生成されてもよい。ＴＯＤ信号は、ＢＤ信号と同期しなくてもよい。よって、ＴＯＤ信号に送信されたデータが、水平同期信号“hsync”すなわちＢＤ信号との関係で、各走査の始まりと１サイクル近く同期が取れない可能性がある。シングルビーム方式のレーザープリンタの場合、これは画像に送信されたデータがＴＯＤ信号に対して印刷上最大１ラインのずれを生じさせるおそれがあることを意味し、このことによって、あるページと他のページの間で、１番目のラインが印刷される場所にずれが生じるおそれがある。デュアルビーム方式ではこの問題は更に悪化しうる。画像の最大２ラインのデータが同時に印刷されうるため、１サイクル近くのずれは印刷画像においては、最大２ラインのずれが生じる結果となりうる。概して、１サイクルごとに描かれるラインの数が増えると、ページ先頭信号に対する印刷ページのミスアライメントはより悪化する。例えば、トライビーム方式のプリンタにおいては、３ラインのデータが同時に印刷され、ＴＯＤ信号とＢＤ信号のアライメントの違いによって２つの印刷ページ間で印刷上最大３ラインの違いが生じる結果となりうる。

例えば、シアン（Ｃ）、マゼンタ（Ｍ）、イエロー（Ｙ）、ブラック（Ｋ）の４色（ＣＭＹＫ）プリンタのような、複数のコンポーネントを持つレーザープリンタにおいては、完成した画像は４つのコンポーネントにより構成され、これら４つのコンポーネントが順に重ねられうる。画質は少なくともコンポーネントの垂直方向のアライメントによって決まる。シングルビーム方式のプリンタにおいては、ＴＯＤ信号がＢＤ信号とは非同期であるために、コンポーネント信号が互いに最大１ラインのアライメントのずれが生じるおそれがある。複数のビームを用いるレーザープリンタにおいては、上述のように、同時に印刷されるラインの数に比例して、ミスアライメントが生じる可能性が高くなる。複数の走査、複数のビームを用いるプリンタにおいては、各コンポーネントが順次描かれるため、プリンタのビームの数に比例して画像の各コンポーネントのミスアライメントが生じるおそれが高くなる。コンポーネントの間のミスアライメントの結果、画質が低下することとなる。

シングルビーム方式のプリンタ、複数のビームを用いるプリンタのいずれもがメモリにピクセルデータを格納しうる。これらのメモリはそれぞれ、ピクセルデータを１ライン格納し、書き出すことに用いられうる。これらのメモリに書き込まれ、メモリから読み出されたデータはしばしば画像の印刷と同期される。多くの場合、ピクセルデータの新しいラインが格納されると同時にピクセルデータの古いラインが書き出されるため、プリンタではしばしば、それぞれピクセルデータを１ライン格納することができる複数のメモリが用いられる。複数のビームを用いるプリンタにおいては、プリンタのビームの数に応じて、メモリの数を更に増加しうる。例えば、デュアルビーム方式のプリンタにおいては、それぞれが完全な１ラインのピクセルデータを格納することができる４つのメモリが必要となりうる。メモリの数及びこれらの動作を制御し同期するための付随する回路構成又はソフトウェアによって、プリンタのコストが増加し、プリンタの構造が複雑化する。

以上より、プリンタにおいて印刷画像のアライメントを可能とし、メモリ使用量を最適化するピクセルデータを処理する方法、システム及び装置が必要とされている。

本発明においては、ピクセルデータを処理するシステムと方法が提供されており、これらにはデータ制御モジュールに結合された画像形成モジュールを有する画像形成装置が含まれ、前記データ制御モジュールは、それぞれ画像のピクセルデータの対応する部分を格納する複数のメモリユニットを備える。前記データ制御モジュールは、対応するメモリユニットに格納されたピクセルデータの部分を前記画像形成モジュールに書き出し、ピクセルデータの対応する部分が書き出された後に、それぞれのメモリユニットにピクセルデータの更なる部分を動的に対応付ける。

いくつかの実施形態においては、メモリユニットにピクセルデータの前記更なる部分を動的に対応付けることは、前記メモリユニットに前記画像のピクセルデータの前記更なる部分を格納しうる。ピクセルデータの前記部分は、画像のラインの一部分、画像のライン、画像の複数のライン、又は画像ブロックを含む。

いくつかの実施形態においては、他のメモリユニットに格納されたピクセルデータの続く部分の書き出しがなされると同時に、ピクセルデータがドレインされたメモリユニットにピクセルデータの更なる部分が動的に対応付けられうる。それぞれのメモリユニットにピクセルデータのラインの一部分が対応付けられ、ピクセルデータの各ラインに対応付けられるメモリユニットの数は、実施で用いられるメモリユニットの物理的なメモリ容量に基づいて決定される。前記画像形成モジュールは、２以上の画像形成サブモジュールを備え、それぞれの画像形成サブモジュールは、前記画像の部分を形成しうる。

いくつかの実施形態においては、前記メモリユニットの数はＢ＊（Ａ＋Ａ／Ｂ）によって決定され、ここでＡは前記画像形成モジュールにおける画像形成サブモジュールの数であり、Ｂはピクセルデータの各ラインに対応付けられるメモリユニットの数である。

いくつかの実施形態においては、対応するメモリユニットに格納されたピクセルデータの部分を前記データ制御モジュールによって前記画像形成モジュールに書き出すことは、第１の信号及び第２の信号を受信することと、前記第１の信号上の第１の画像アライメントイベントと前記第２の信号上の第２の画像アライメントイベントの時間的関係に基づいて画像形成サブモジュールを選択することと、前記メモリユニットに格納された前記ピクセルデータを前記選択された画像形成サブモジュールに送信することと、を含みうる。更に、前記第１の信号は垂直同期信号であり、前記第２の信号は水平同期信号であり、前記第１のイベントはデータ先頭イベントであり、前記第２のイベントはビーム検出イベントでありうる。

いくつかの実施形態においては、前記第１の信号上の第１の画像アライメントイベントと前記第２の信号上の第２の画像アライメントイベントの時間的関係に基づいて画像形成サブモジュールを選択することは、前記第１の画像アライメントイベントと前記第２の画像アライメントイベントとの時間の差を閾値と比較することを含む。前記閾値は、前記第２の画像アライメントイベントが２回起きる間のタイムインターバルの一部に相当しうる。前記一部は、前記画像形成モジュールの中の画像形成サブモジュールの数で分割したものと定義されうる。第１の画像形成サブモジュールはピクセルデータの最上位ラインを書き、これに続く画像形成サブモジュールは同時にピクセルデータの続くラインをそれぞれ書きうる。タイムインターバル（Ｔ）の（Ａ）個のサブインターバルのうちの（Ｎ）番目のサブインターバルの間に起きた第１の画像アライメントイベントに応答して、前記データ制御モジュールはピクセルデータの最上位ラインに対応するピクセルデータを（Ａ＋１−Ｎ）番目の画像形成モジュールに送信し、ここで、Ａは画像形成モジュールの数であり、Ｔは前記第２の画像アライメントイベントが二回起きる間のタイムインターバルである。

いくつかの実施形態においては、一以上のメモリユニットは、先入れ先出し（ＦＩＦＯ）メモリでありうる。ピクセルデータの１番目のラインは、前記画像のピクセルデータの最上位ラインに相当しうる。

本発明の更なる目的及び効果は、一部は以下の記述において説明がなされており、一部は当該記述から明らかとなり、又は本発明の実施により知ることができる。本発明の目的や効果は特許請求の範囲で詳細に示された構成要素及び組み合わせにより実現され、達成されるであろう。

当然のことながら、前述の概要の説明と後述の詳細な説明は例示的で解説的なものであり、請求項に記載された本発明について限定するものではない。

添付の図面は本明細書に組み込まれ、その一部を構成するものであるが、一以上の本発明の実施形態を図示して、本明細書の記述とともに本発明の原理を説明するものである。

ここで、添付の図面において図示される一以上の本発明の例示的な実施形態について詳細に説明する。図面においては、可能な限り、同じ参照符号が同様又は類似の部分を参照する際に用いられる。

図１は例示的なコンピュータ１０１に接続１２０を用いて結合された例示的なプリンタ１００を示すブロック図である。コンピュータ１０１は画像電子サブシステム１６０に接続１２０を通じて画像データを送信しうる。プリンタ１００によって受信されたデータはプリンタ１００内の制御ロジックが定めるように、例えば例示的なデータバス１７０のような内部のデータ経路並びにその他のデータ及び制御信号経路（図示せず）を通じてプリンタ１００内部の様々な機能モジュールに送信されうる。図１に示されるように、画像データ入力／出力（“ＩＯ”）モジュール１０２、中央処理装置（ＣＰＵ）１０３、ダイレクトメモリアクセス（ＤＭＡ）制御モジュール１０５、メモリ１０４、及び展開モジュール１０６は、データバス１７０を用いて結合されうる。

いくつかの実施形態においては、画像データＩ／Ｏモジュール１０２が受信したデータは、ＣＰＵ１０３の制御の下、ＤＭＡ制御モジュール１０５を用いて、メモリ１０４に格納される。展開モジュール１０６はデータ制御モジュール１２７に結合されうる。データ制御モジュール１２７は更に複数のパルス幅変調（ＰＷＭ）論理モジュール１０７Ａ、１０７Ｂに結合されうる。展開モジュール１０６は圧縮されたピクセルデータを受信し、受信したピクセルデータを展開し、データ制御モジュール１２７に送信しうる。いくつかの実施形態においては、データ制御モジュール１２７は入力として複数の圧縮された画像のラインを取り込み、これらすべてのラインよりも少ないラインを複数のＰＷＭ論理モジュール１０７Ａ、１０７Ｂそれぞれに送信しうる。各種データ及び制御信号経路を通じてＰＷＭ論理モジュール１０７Ａ及び１０７Ｂ、ピクセルクロック生成モジュール１８１、駆動回路１０８Ａ及び１０８Ｂ、プリントヘッド１０９、装置コントローラ１２３、ビーム検出センサ１１２、データ制御モジュール１２７、並びに転写ベルト位置センサ１２５が結合されうる。ビーム検出センサ１１２及び／又はベルト位置センサ１２５は、それぞれ画像の走査線に関する一以上の信号を生成しうる。

駆動回路１０８Ａ及び１０８Ｂは、それぞれＰＷＭ論理モジュール１０７Ａ及び１０７Ｂ並びにプリントヘッド１０９に通信可能に結合されうる。いくつかの実施形態においては、プリントヘッド１０９はレーザープリントヘッドでありうる。走査ミラー１１１は、走査ミラー１１１を回転するのに用いうる走査モーター１１０に機械的に又は電磁的に結合されうる。プリントヘッド１０９からの光は走査ミラー１１１へ送られ、その光を走査ミラー１１１が、ビーム検出センサ１１２及びドラムへのビームガイドミラー１１３にそれぞれ異なる時点に反射しうる。ドラムへのビームガイドミラー１１３は、走査ミラー１１１からの光を感光ドラム１１４に反射しうる。ドラム帯電器１１６は感光ドラム１１４を帯電させるのに用いられうる。

いくつかの実施形態においては、データ制御モジュール１２７からのピクセルデータが様々な形で処理されうる各経路は画像形成モジュールであることができ、プリンタ１００は１台につき複数の画像形成モジュールを有しうる。また、プリンタが１個の画像形成モジュールを備えて、データ制御モジュール１２７からのピクセルデータが様々な形で処理されうる各経路が画像形成サブモジュールであることができ、画像形成サブモジュールが合わせて１個の画像形成モジュールを形成しうる。本明細書に記載される発明は、ピクセルデータが処理されうるデータ経路について“画像形成モジュール”又は“画像形成サブモジュール”のいずれの用語を用いるかによって、限定されるものではない。画像形成モジュール又は画像形成サブモジュールは各種モジュールを備えうる。いくつかの実施形態においては、例えば、ピクセルデータは様々な形でデータ制御モジュール１２７から画像形成モジュール（又は画像形成サブモジュール）に送られ、この画像形成（サブ）モジュールはＰＷＭ論理モジュール１０７Ａ又は１０７Ｂ及び駆動回路１０８Ａ又は１０８Ｂの各モジュールをそれぞれ備えうる。いくつかの実施形態においては、画像形成モジュール又はサブモジュールはＰＷＭ論理モジュール１０７Ａ又は１０７Ｂ、駆動回路１０８Ａ又は１０８Ｂ、プリントヘッド１０９、走査ミラー１１１、ドラムへのビームガイドミラー１１３、現像ステーション１１５、感光ドラム１１４、及びドラム帯電器１１６を備えうる。他の実施形態においては、画像形成モジュール及びサブモジュールは他のモジュール及び装置の組合せを備えうる。

用紙１７５は給紙トレイ１２６から転写ローラ１２４を用いて転写ベルト１１７へ搬送され、転写ベルト１１７では感光ドラム１１４上の潜像が用紙１７５に転写されうる。いくつかの実施形態においては、感光ドラム１１４上の潜像は用紙１７５に転写される前に現像ステーション１１５においてトナーを用いて現像されうる。感光ドラム１１４から用紙１７５への画像の転写は、用紙１７５が転写ベルト１１７に載せられている間に行われる。あるいは、その他の方法によって行われてもよい。画像が転写された後は、用紙１７５は転写ローラ１２４を用いて用紙搬送経路１１８上を搬送され、更に定着器１１９、ガイドローラ１２１を通り、排紙トレイ１２２へと搬送されうる。定着器１１９は転写された画像の用紙１７５への定着を促進しうる。

プリンタ１００はレーザープリンタ、ＬＥＤプリンタ、又は本発明の原理と矛盾しないその他のプリンタでありうる。コンピュータ１０１はコンピュータワークステーション、デスクトップコンピュータ、ラップトップコンピュータ、又はプリンタ１００とともに用いることができるその他のコンピュータデバイスでありうる。接続１２０は従来の通信プロトコル及び／又はデータポートインターフェースを用いた有線又は無線による接続として実施されうる。概して、接続１２０は各装置の間のデータ通信を行うあらゆる通信チャネルでありうる。ある実施形態においては、例えば、適切な接続１２０を通じてデータ通信をするために、ＵＳＢ、ファイヤーワイヤー、及び／又はシリアルポート若しくはパラレルポートなどの従来のデータポートが装置に備えられうる。こうした通信リンクは無線リンク若しくは有線リンク、又はコンピュータデバイス１０１とプリンタ１００との間で通信を行う本発明の実施形態と矛盾しないあらゆる組み合わせでありうる。

コンピュータ１０１からプリンタ１００へ送信されるデータにはルーティングを容易にするためのあて先アドレス及び／又はコマンドが含まれうる。いくつかの実施形態において、データバス１７０は各モジュールの間でデータや電力を移送するサブシステムを備えうる。データバス１７０はいくつかのモジュールを同じセットのワイヤ又はそれぞれの接続ごとに異なるワイヤによって論理的に接続しうる。データバス１７０はパラレルバスと同じ論理的機能を備えたあらゆる物理的配置であることができ、パラレル接続及びビットシリアル接続の双方とも備えうる。更に、データバス１７０は電気的なパラレル配置若しくはデイジーチェイン配置のいずれか、又はスイッチングハブによって接続されうる。

プリンタ１００の例示的な印刷エンジン１５０は、ビーム検出センサ１１２、ドラムへのビームガイドミラー１１３、現像ステーション１１５、感光ドラム１１４、ドラム帯電器１１６、走査ミラー１１１、走査モーター１１０、及びプリントヘッド１０９を備えうる。ビーム検出センサ１１２及び／又はベルト位置センサ１２５それぞれによって画像の各走査線若しくは一組の走査線、又は各画像につき一以上の信号が生成され、生成された信号が装置コントローラ１２３へ送信され、次いで装置コントローラ１２３によって前記信号がＰＷＭ論理モジュール１０７Ａ、１０７Ｂ、及び／又はデータ制御モジュール１２７へ送信される。図１に示されるように、例示的な画像電子サブシステム１６０には、ＣＰＵ１０３、画像データＩ／Ｏモジュール１０２、メモリ１０４、ＤＭＡ制御モジュール１０５、データバス１７０、展開モジュール１０６、ＰＷＭ論理モジュール１０７Ａ及び１０７Ｂ、並びに駆動回路１０８Ａ及び１０８Ｂが含まれうる。上述の各種モジュール及びサブシステムはハードウェア、ソフトウェア、若しくはファームウェア又はこれらの様々な組み合わせとして実施されうる。

コンピュータ１０１からプリンタ１００へ送信される画像データは圧縮されたものでありうる。いくつかの実施形態においては、圧縮された画像データはラインごとに順次圧縮された形式のものでありうる。その他の各種形式、例えばポストスクリプト、ＰＣＬ、及び／又はその他の一般の若しくは独自のページ記述言語などを用いて、データの転送をすることができる。画像データＩ／Ｏモジュール１０２によって受信された画像データは、メモリ１０４に格納される。いくつかの実施形態においては、完全な１ページの画像データがメモリ１０４に格納されると、プリントシーケンスが開始されうる。いくつかの実施形態においては、装置コントローラ１２３によって、適切なデータ及び／又は制御信号を通じて、走査モーター１１０、感光ドラム１１４、及び転写ベルト１１７の動作が開始されうる。

ビーム検出センサ１１２によって、レーザービームの位置を検出することができ、印刷された画像のラインとラインが正しく並べられるように、画像電子サブシステム１６０に送信されるパルスが生成されうる。いくつかの実施形態においては、画像の各ラインの走査の最初に、プリントヘッド１０９からの光が走査ミラー１１１によってビーム検出センサ１１２へと反射されうる。ビーム検出センサ１１２によって装置コントローラ１２３へ信号が送られ、次に装置コントローラ１２３によって、ビーム検出信号２２０がＰＷＭ論理モジュール１０７Ａ、１０７Ｂ及び／又はデータ制御モジュール１２７へ送信されうる。いくつかの実施形態においては、これらとは異なる信号であって、一般にデータ先頭信号（ＴＯＤ信号）又は垂直同期信号（“ｖｓｙｎｃ”信号）といわれる信号が、転写ベルト位置センサ１２５から受信した情報に基づいて、装置コントローラ１２３によって生成されうる。ＴＯＤ信号又はｖｓｙｎｃ信号によって用紙１７５への画像データの転送をいつ始められるかが示される。例えば、用紙１７５が転写ベルト位置センサ１２５を通過すると、ＴＯＤ信号が装置コントローラ１２３を通じてＰＷＭ論理モジュール１０７Ａ、１０７Ｂ及び／又はデータ制御モジュール１２７へ送信されうる。一旦ＴＯＤ信号が受信されると、ＣＰＵ１０３によってメモリ１０４から展開モジュール１０６への転送が開始されうる。展開モジュール１０６によって画像データが展開され、得られた原画像データはデータ制御モジュール１２７へ転送され、データ制御モジュール１２７によって前記データが適切に処理されてＰＷＭ論理モジュール１０７Ａ、１０７Ｂへ送信される。結果としてＰＷＭ論理モジュール１０７Ａ及び１０７Ｂから生じたＰＷＭパルスは、駆動回路１０８Ａ及び１０８Ｂへそれぞれストリームされ、続いてＰＷＭパルスは駆動回路１０８Ａ及び１０８Ｂから更にプリントヘッド１０９へ送信されうる。

いくつかの実施形態においてはプリントヘッド１０９からのレーザー光がパルスされ、走査ミラー１１１及びドラムへのビームガイドミラー１１３に反射されることで、感光ドラム１１４上に帯電された領域と帯電されていない領域の潜像が形成される。現像ステーション１１５において、トナーを用いて前記潜像が現像され、転写ベルト１１７へ転写されうる。カラー画像などのような複数のコンポーネントを有する画像においては、潜像を形成する処理は各コンポーネントについて繰り返されうる。例えば、ＣＭＹＫカラープリンタにおいては、シアン（“Ｃ”）、マゼンタ（“Ｍ”）、イエロー（“Ｙ”）、及びブラック（“Ｋ”）を用いるもので、感光ドラム１１４上の潜像を形成する処理はＣ、Ｍ、Ｙ、及びＫのそれぞれの色について繰り返されうる。すべてのコンポーネントが転写ベルト１１７上に揃えられると、用紙１７５が給紙トレイ１２６から転写ローラ１２４へ給紙され、用紙１７５に画像が転写されうる。次に、定着器１１９によってトナーを用紙１７５に定着させ、用紙１７５はガイドローラ１２１によって排紙トレイ１２２へ搬送されうる。

ピクセルクロック生成モジュール１８１は水晶発振器若しくはプログラム可能なクロック発振器又はその他あらゆる適切なクロック生成装置でありうる。いくつかの実施形態において、例えば、複数のパスを有するプリンタ１００においては、各色の映像データが連続的に順次送信されるものであるが、ピクセルクロック生成モジュール１８１によって生成されるクロック周波数は、プリンタのパスごとに固定されうる。例えば、複数のパスを有するプリンタ１００においては、ピクセルクロック生成モジュール１８１は水晶発振器でありうる。その他の実施形態において、例えば、時にまとめて“タンデムエンジン”と呼ばれる、複数組の印刷エンジン１５０を用いたプリンタ１００については、各チャネルの周波数が、コンポーネントである各色に対応するピクセルクロックの間で異なる場合に、周波数は較正されうる。このような実施形態においては、プログラム可能な一以上のクロック発振器が較正のために用いられうる。

プリンタ１００の例示的な実施形態には、複数のプリントヘッド１０９に接続された複数組の印刷エンジン１５０を駆動する駆動回路１０８Ａ又は１０８Ｂが備えられうる。いくつかの実施形態においては、プリントヘッド１０９はすべてレーザープリントヘッドであることができる。また、画像電子サブシステム１６０のモジュールが個別に複数備えられうる。例えば、１つの展開モジュール１０６が複数のデータ制御モジュール１２７に接続され、更にこれらデータ制御モジュール１２７がそれぞれ一以上のＰＷＭ論理モジュール１０７Ａ及び１０７Ｂに接続されうる。ＰＷＭ論理モジュール１０７Ａ及び１０７Ｂはそれぞれ更に一以上のピクセルクロック生成モジュール１８１及び一以上の駆動回路１０８Ａ又は１０８Ｂに接続されうる。画像の一以上の色のコンポーネントのデータは展開モジュール１０６から各データ制御モジュール１２７に提供され、次に複数のＰＷＭモジュール１０７Ａ及び１０７Ｂに送られ、続いて複数の駆動回路１０８Ａ及び１０８Ｂに送られ、更に一以上の組の印刷エンジン１５０へ送信されうる。

他の実施形態においては、複数の展開モジュール１０６がそれぞれ一以上のデータ制御モジュール１２７に結合され、更にこれらデータ制御モジュール１２７が一以上のＰＷＭ論理モジュール１０７Ａ及び１０７Ｂに結合されうる。各展開モジュール１０６によって対応するデータ制御モジュール１２７へ展開された画像コンポーネントが提供され、続いて各データ制御モジュール１２７によって前記データが一以上のＰＷＭ論理モジュール１０７Ａ、１０７Ｂへ送信されうる。他の実施形態においては、１つのＰＷＭ論理モジュール１０７Ａ又は１０７Ｂは、複数の画像コンポーネントを複数の駆動回路１０８Ａ及び１０８Ｂに提供しうる。図面においては例示的なプリンタ１００に含まれるいくつかのコンポーネントのうち１つ又は２つしか図示されていないが、本明細書における記述、及び当業者に明らかであるようにより多い又はより少ない数の各種のコンポーネントを各種の実施形態において用いることができる。更に、例示的なプリンタ１００に描かれているものとは異なる形態で、各コンポーネントを構成し、又は結合しうる。

いくつかの実施形態においては、プリンタ１００はレーザープリントヘッドごとに複数のレーザーを備えうる。プリントヘッド１０９は複数ラインのデータを駆動回路１０８Ａ又は１０８Ｂから受信し、前記複数ラインのデータを走査ミラー１１１に投影しうる。続いて、走査ミラー１１１によって前記複数ラインのデータがビーム検出センサ１１２及びガイドミラー１１３へと反射され、これらによって前記複数ラインのデータは感光ドラム１１４へと反射されうる。いくつかの実施形態においては、ビーム検出センサ１１２によって、走査ミラー１１１に反射されたレーザー信号などの単独の信号又は走査ミラー１１１に反射された複数の信号を検出しうる。

本明細書において扱われる結合には電子接続、同軸ケーブル、銅線及び光ファイバーが含まれうるが、これらに限定されず、データバス１７０を構成するワイヤも含まれる。結合はまた音波や光波の形態をとることがあり、例えば電波及び赤外線通信において生成されるもの並びにレーザーが挙げられる。結合はまた制御情報の通信又は他の情報機器との一以上のネットワークを通じたデータ通信により実現しうる。本発明において用いられる機械的結合又は電気機械的結合には物理的なコンポーネントの使用、例えばモーター、ギヤカップリング、ユニバーサルジョイントの使用、又は部品を結合するのに用いることができるその他あらゆる機械的、電気機械的装置の使用が含まれうるが、これらに限定されない。

上述の論理モジュール又は機能モジュールはそれぞれ複数のモジュールを備えうる。各モジュールは個別に実施されるか、又はこれらの機能は他のモジュールの機能と組み合わせられうる。更に、それぞれのモジュールは個別のコンポーネントに実施されるか、又はコンポーネントの組み合わせとして実施されうる。

例えば、ＣＰＵ１０３、展開モジュール１０６、ＰＷＭ論理モジュール１０７Ａ及び１０７Ｂは、それぞれＦＰＧＡ（field-programmable gate array）、ＡＳＩＣ（application-specific integrated circuit）、ＣＰＬＤ（complex programmable logic device）、プリント回路基板（ＰＣＢ）、プログラム可能な論理コンポーネント及びプログラム可能な相互接続の組み合わせ、単独のＣＰＵチップ、マザーボードに結合されたＣＰＵチップ、汎用コンピュータ、又は各モジュール１０３、１０６、１０７Ａ若しくは１０７Ｂのタスクを実行できるその他あらゆる装置若しくはモジュールの組み合わせとして実施されうる。メモリ１０４は情報及び画像電子サブシステム１６０によって実行される命令を格納するためにデータバス１７０に結合される、ランダムアクセスメモリ（ＲＡＭ）、読み出し専用メモリ（ＲＯＭ）、プログラマブル読み出し専用メモリ（ＰＲＯＭ）、フィールドプログラマブル読み出し専用メモリ（ＦＰＲＯＭ）、又はその他のダイナミックメモリを備えうる。

図２Ａ及び図２Ｂは例示的なＴＯＤ信号２１０上のイベントとＢＤ信号２２０上のイベントとの関係を図示する例示的なタイミング図である。いくつかの実施形態においては、ＴＯＤイベント２１１はＴＯＤイベント２１１Ａ又は２１１Ｂに対応しうるものであり、プリンタ１００の中の複数の画像形成モジュールのうちの１つによって用紙１７５に１番目のラインが印刷される際に起こりうる。各画像形成モジュールは水平に連続したラインを同時に印刷しうる。いくつかの実施形態においては、ＢＤイベント２２１は、ＢＤイベント２２１Ａ又は２２１Ｂを表しうるものであるが、各画像形成モジュールが用紙１７５に１ラインの印刷を開始することができることを示しうる。ＴＯＤ信号２１０はＢＤ信号２２０と非同期でありうるため、図２Ｂに図示されるようにＴＯＤイベント２１１はＢＤイベントの間のサイクルの中で“早く”起きることがあり、又は図２Ａで図示されるように“遅く”起きることがありうる。ＴＯＤイベント２１１がＢＤイベント２２１間のサイクルの中でいつの時点において起きるかによって、用紙１７５の配置は、各画像形成モジュールによって印刷される位置が最大（Ａ）ラインずれうる。ここで（Ａ）とは画像形成モジュールの数を表す。例えば、２つの画像形成モジュールがある場合には、ＴＯＤイベント２１１がＢＤイベント２２１のサイクルの中で早いか遅いかによって、画像形成モジュールに対する用紙１７５のアライメントは最大２ラインの高さまでずれるおそれがある。

よって、いくつかの実施形態においては、どの画像形成モジュールを用いて用紙１７５に画像の１番目のラインを印刷するかについては、ＴＯＤイベント２１１がＢＤイベント２２１のサイクルのどの時点で起きるかによって決定される。例えば、図２Ａに図示されるように、ＴＯＤイベント２１１がＢＤイベント２２１のサイクルの中で遅く起きた場合には、画像形成モジュールが用紙１７５上のより低い位置に印刷をするように用紙１７５が配置される。このように、いくつかの実施形態においては、ＴＯＤイベント２１１がＢＤイベント２２１のサイクルの中で遅く起きた場合には画像形成モジュールはそれぞれ画像の１ラインを印刷しうる。ところが、図２Ｂに示されるように、もし、ＴＯＤイベント２１１がＢＤイベント２２１のサイクルの中で早く起きた場合、画像形成モジュールは用紙１７５上のより高い位置に印刷するように配置されうる。このように、ＴＯＤイベント２１１が早く起きるか遅く起きるかにかかわらず、同様に用紙１７５に印刷される１番目のラインの位置を正しくするためには、ＴＯＤイベント２１１が早く起きた場合には、画像の１番目のラインは２番目の画像形成モジュールを用いて印刷されうる（そして水平方向で前に位置する画像形成モジュールは最初のサイクルでは何も印刷しないことがありうる）。ＴＯＤイベント２１１がいつ起きるかに基づいてどの画像形成モジュールを用いるか選択することによって、ＴＯＤイベント２１１がいつ起きるかにかかわらず、印刷された画像は同様に正しく配置されうる（印刷上１ラインの高さの範囲内でありうる）。いくつかの実施形態においては、遅いＴＯＤイベント２１１Ａ又は早いＴＯＤイベント２１１Ｂが起きたかにかかわらず、ピクセルデータの続きのラインは１番目及び２番目の画像形成モジュールによって順次書き込まれうる。ＴＯＤイベント２１１及びＢＤイベント２２１は信号２１０及び２２０上のパルス又はその他あらゆる検出しうるイベントの形態をとりうる。

いくつかの実施形態において、（Ａ）個の画像形成モジュールがある場合に、ＢＤイベント２２１とＴＯＤイベント２１１Ａ又は２１１Ｂとの間の相対的なタイミングの関係によって、ピクセルデータのどのラインを（Ａ）個の画像形成モジュールのうちのいずれが印刷するかが設定されうる。いくつかの実施形態においては、例えば５個の画像形成モジュールがある場合に、ＢＤイベントが特定の閾値内で起きる場合、例えばＢＤイベント２２１の間のタイムインターバルの最初の５分の１の間に起きた場合、印刷の最初の走査では５番目の画像形成モジュールのみがピクセルデータのラインを印刷することができ、５番目の画像形成モジュールが画像のピクセルデータの１番目のラインを印刷しうる。いくつかの実施形態においては、ＴＯＤイベント２１１がＢＤイベント２２１の間のタイムインターバルの２番目の５分の１の間に起きた場合、印刷の最初の走査の間は、４番目と５番目の画像形成モジュールのみがピクセルデータのラインを印刷しうる。いくつかの実施形態においては、４番目の画像形成モジュールが画像のピクセルデータの１番目のラインを印刷することができ、５番目の画像形成モジュールが画像のピクセルデータの２番目のラインを印刷することができる。いくつかの実施形態においては、概して、ＴＯＤイベント２１１Ａ又は２１１Ｂが、ＢＤイベント２２１の間のタイムインターバルの間の（Ａ）個の同じ長さのサブインターバルの間の（Ｎ）番目のサブインターバルで起きた場合、画像のピクセルデータの１番目のラインは（Ａ＋１−Ｎ）番目の画像形成モジュールを用いて印刷され、ピクセルデータの続くラインは続く画像形成モジュールを用いて印刷されうる。

図３は例示的なデータ制御モジュール１２７を図示するブロック図である。図３に示されるように、データ制御モジュール１２７は、メモリモジュール３１０及び相対位置ディテクタ３３０に結合されたメモリ制御モジュール３２０を備えうる。例示的なメモリモジュール３１０は複数のメモリユニット３８０Ａ、３８０Ｂ、３８０Ｃ、３８０Ｄ、３８０Ｅ、及び３８０Ｆを備えうる。メモリモジュール３１０は先入れ先出し（ＦＩＦＯ）配列であり、シフトレジスタの配列として実施されうる。いくつかの実施形態においては、メモリユニット３８０Ａ、３８０Ｂ、３８０Ｃ、３８０Ｄ、３８０Ｅ及び３８０ＦはＲＡＭ、ＲＯＭ、ＰＲＯＭ、ＦＰＲＯＭ、又はその他の種類のダイナミックメモリを備え、メモリモジュール３１０の論理的又は物理的部分を構成しうる。いくつかの実施形態においては、一以上のメモリユニット３８０Ａ、３８０Ｂ、３８０Ｃ、３８０Ｄ、３８０Ｅ、及び３８０Ｆが単独で又は組み合わせて用いられ、例示的なプリンタ１００の出力画像のピクセルデータの１ラインを格納する。例えば、メモリユニット３８０Ａ、３８０Ｂ、３８０Ｃ、３８０Ｄ、３８０Ｅ、及び３８０Ｆのうちのいずれのペアもピクセルデータ３５０の１ラインを格納するのに用いられうる。

いくつかの実施形態においては、メモリモジュール３１０及びメモリ制御モジュール３２０は展開モジュール１０６に結合され、展開モジュール１０６によって、ピクセルデータ３５０がメモリモジュール３１０に送信されうる。メモリ制御モジュール３２０はピクセルデータ３５０のメモリモジュール３１０へ／からの流れを制御しうる。いくつかの実施形態においては、イベント信号、例えば例示的な信号２２０及び２１０が相対位置ディテクタ３３０に入力され、例えばＴＯＤイベント２１１及びＢＤイベント２２１などのイベント又はパルスの位置を判定しうる。例えば、相対位置ディテクタ３３０は信号２２０及び２１０に基づいて相対位置信号３４０を生成しうる。

いくつかの実施形態においては、メモリモジュール３１０はＰＷＭ論理モジュール１０７Ａ及び１０７Ｂに結合され、１番目のピクセルデータ３６０ＡをＰＷＭ論理モジュール１０７Ａに、２番目のピクセルデータ３６０ＢをＰＷＭ論理モジュール１０７Ｂに出力しうる。１番目のピクセルデータ３６０Ａ及び２番目のピクセルデータ３６０Ｂはそれぞれ印刷画像のピクセルデータの１ラインに対応しうる。他の実施形態においては、メモリモジュール３１０は複数の画像形成モジュールに結合され（それぞれの画像形成モジュールがＰＷＭ論理モジュール１０７Ａ若しくは１０７Ｂを備えうる）、そしてピクセルデータ３６０Ａ及び３６０Ｂがそれぞれ画像形成モジュールのうちの１つに書き込まれうる。

いくつかの実施形態においては、相対位置ディテクタ３３０はＦＰＧＡ、ＡＳＩＣ、ＣＰＬＤ、ＰＣＢ、プログラム可能な論理コンポーネント及びプログラム可能な相互接続の組み合わせ、ＣＰＵ、又は相対位置ディテクタ３３０のタスクを行うことができる装置若しくはモジュールのその他あらゆる組み合わせに実施されるのに適切なあらゆる制御論理を用いて実施されうる。いくつかの実施形態においては、相対位置信号３４０は相対位置ディテクタ３３０によって生成されうる。他の実施形態においては、相対位置信号３４０はその他あらゆる適切な論理装置又は論理モジュールによって生成されうる。

図４Ａは遅いＴＯＤイベント２１１Ａの検出を図示した例示的なタイミング図である。図４Ｂは早いＴＯＤイベント２１１Ｂの検出を図示した例示的なタイミング図である。例示的なタイミング図４Ａ及び４Ｂは相対位置ディテクタ３３０のイベントシーケンスに対応しうる。いくつかの実施形態においては、相対位置ディテクタ３３０はＴＯＤ信号遷移４１０に対応しうるＴＯＤイベント２１１Ａの立ち上がりエッジ及びＢＤ信号遷移４２０に対応しうるＢＤイベント２２１の立ち上がりエッジに基づいたエッジトリガ方式でありうる。図４Ａ及び４Ｂにおいては、ＢＤサイクル４４０はＢＤ信号２２０の信号遷移の間の時間でありうる。よって、ＢＤ半サイクル４３０はＢＤ信号２２０の信号遷移の間の半分の時間でありうる。図４Ａに示されるように、例えばＢＤサイクル４４０の後半の間など、閾値により設定された時間枠の範囲外で起きるＴＯＤイベント２１１については、遅いＴＯＤイベント２１１Ａとして指定されうる。図４Ｂに示されるように、例えばＢＤサイクル４４０の前半の間など、閾値により設定された時間枠の範囲内で起きるＴＯＤイベント２１１については、早いＴＯＤイベント２１１Ｂとして指定されうる。

図４Ａに示されるように、ＢＤ信号遷移４２０とＴＯＤ信号遷移４１０の間の時間の違いがＢＤ半サイクル４３０よりも短い場合、相対位置信号３４０は設定されず、これは遅いＴＯＤイベント２１１Ａを意味する。

図４Ｂに示されるように、ＴＯＤ信号遷移４１０とＢＤ信号遷移４２０の間の時間の違いがＢＤ半サイクル４３０よりも長い場合、相対位置信号３４０は設定され、これは早いＴＯＤイベント２１１Ｂを意味する。

いくつかの実施形態においては、相対位置ディテクタ３３０は立下りエッジトリガ方式でありうる。概して、図４において図示される信号は例示的なもので、図解する目的のみのためのものであり、個別の実施例に基づいて、信号はその他の遷移及び／又は向きをしうる。例えば、ＴＯＤ信号遷移４１０はＴＯＤ信号２１０が高から低へ遷移することに対応し、ＢＤ信号遷移４２０はＢＤ信号２２０が高から低へ遷移することに対応し、相対位置信号３４０の設定は相対位置信号３４０の立下りエッジに対応しうる。

図５はメモリモジュール３１０の各種の例示的なステージを描いたブロック図である。図５に示されるように、３１０Ａ、３１０Ｂ、３１０Ｃ、３１０Ｄ、３１０Ｅ、３１０Ｆ、３１０Ｇ、３１０Ｈ、及び３１０Ｉの各ステージは、ピクセルデータ３６０Ａ及び３６０Ｂが書き出される間の様々な時点におけるメモリモジュール３１０を表しうる。いくつかの実施形態においては、ピクセルデータ３６０Ａ及び３６０Ｂは同時に印刷される印刷画像のラインに対応しうる。例えば、１番目のピクセルデータ３６０Ａは２番目のピクセルデータ３６０Ｂのすぐ上で同時に印刷されるピクセルデータのラインに対応しうる。いくつかの実施形態においては、ピクセルデータ３６０Ａ及び３６０Ｂはそれぞれプリンタ１００内の画像形成モジュールに対応しうる。

本明細書におけるいくつかの例や実施形態において説明されているように、ＴＯＤイベント２１１がいつ起きるかにかかわらず、１印刷ラインの範囲内に印刷画像の位置を合わせるために、画像の１番目のラインを印刷するのに用いられる画像形成モジュールの選択はＴＯＤイベント２１１及びＢＤイベント２２１の相対位置に基づきうる。例えば、遅いＴＯＤイベント２１１Ａが起きた後では、すべての画像形成モジュールにデータが書き出されうる。よって、遅いＴＯＤイベント２１１Ａが起きた場合、ステージ３１０Ｂについて図示されるように、データは出力ピクセルデータ３６０Ａ及び３６０Ｂに書き出されうる。他方で、早いＴＯＤイベント２１１Ｂが起きた後は、２番目のピクセルデータ３６０Ｂに対応して、データは垂直に低い画像形成モジュールにのみ書かれうる。このような場合の例についてはステージ３１０Ｆとして図示されている。

図５には遅いＴＯＤイベント２１１Ａに対応して、相対位置信号３４０が設定された場合の様々なステージにおけるメモリモジュール３１０が３１０Ａ、３１０Ｂ、３１０Ｃ、３１０Ｄ、及び３１０Ｅによって図示されている。図５にはまた、早いＴＯＤイベント２１１Ｂに対応して、相対位置信号３４０が設定されていない場合のメモリモジュール３１０がステージ３１０Ａ、３１０Ｆ、３１０Ｇ、３１０Ｈ、及び３１０Ｉによって図示されている。

図５に示されるように、入力ピクセルデータ３５０はメモリユニット３８０Ａ、３８０Ｂ、３８０Ｃ、３８０Ｄ、３８０Ｅ、及び３８０Ｆに格納されうる。いくつかの実施形態においては、メモリユニット３８０Ａ、３８０Ｂ、３８０Ｃ、３８０Ｄ、３８０Ｅ、及び３８０Ｆに格納されたピクセルデータ３５０はそれぞれピクセルデータの異なる個別のラインに対応しうる。例えば、ステージ３１０Ａに図示されるように、ピクセルデータの１番目のラインはメモリユニット３８０Ａ及び３８０Ｂに格納され、ピクセルデータの２番目のラインはメモリユニット３８０Ｃ及び３８０Ｄに格納され、並びにピクセルデータの３番目のラインはメモリユニット３８０Ｅ及び３８０Ｆに格納される。

例示的なメモリモジュールステージ３１０Ａはメモリモジュール３１０の１番目のステージに対応しうるものであり、網掛けされた領域はピクセルデータ３５０で満たされたメモリユニット３８０Ａ、３８０Ｂ、３８０Ｃ、３８０Ｄ、３８０Ｅ、及び３８０Ｆを示している。図５におけるメモリモジュールステージ３１０Ｂは、遅いＴＯＤイベント２１１Ａが起きた後のメモリモジュール３１０の２番目のステージに対応しうるものであるが、格納されたデータ３８０Ａ及び３８０Ｃの最初の２ラインの前半がそれぞれピクセルデータ３６０Ａ及び３６０Ｂとして送信される場面を示している。メモリモジュールステージ３１０Ｃはメモリモジュール３１０の３番目のステージに対応しうるものであるが、格納されたデータ３８０Ｂ及び３８０Ｄの最初の２ラインの後半がそれぞれピクセルデータ３６０Ａ及び３６０Ｂとして送信される場面を示している。ただし、ステージ３１０Ｃにおいて示されるように、３８０Ｂ及び３８０Ｄからデータがドレインされる間、続くラインの入力ピクセルデータ３５０を格納するために、メモリユニット３８０Ａ及び３８０Ｃを再利用することができる点に注意が必要である。

メモリモジュールステージ３１０Ｄは、メモリユニット３８０Ｂ及び３８０Ｄが入力ピクセルデータによって再び満たされている間に、メモリユニット３８０Ｅ及び再び満たされたメモリユニット３８０Ａから、データの続く２ラインの前半がドレインされる場合を表している。次に、メモリモジュールステージ３１０Ｅはメモリユニット３８０Ａ及び３８０Ｅが入力ピクセルデータによって再び満たされている間に、メモリユニット３８０Ｆ及び再び満たされたメモリユニット３８０Ｃから、データの続く２ラインの後半がドレインされる場合を表している。

上述のように、図５においては、ステージ３１０Ａ、３１０Ｆ、３１０Ｇ、３１０Ｈ、及び３１０Ｉは早いＴＯＤイベント２１１Ｂに対応して相対位置信号３４０が設定された場合のメモリモジュール３１０のステージが図示されている。前述のように、メモリモジュールステージ３１０Ａは１番目のステージに対応し、メモリユニット３８０Ａ、３８０Ｂ、３８０Ｃ、３８０Ｄ、３８０Ｅ、及び３８０Ｆはピクセルデータ３５０によって満たされうる。

メモリモジュールステージ３１０Ｆはメモリモジュール３１０の２番目のステージに対応しうるが、メモリユニット３８０Ａに格納されたピクセルデータの１番目のラインの前半が２番目のピクセルデータ３６０Ｂとして送信されうる。メモリモジュール３１０Ｇはメモリモジュール３１０の３番目のステージに対応し、メモリユニット３８０Ａが入力ピクセルデータ３５０の続くラインを格納するために利用される間、同時に、メモリユニット３８０Ｂに格納されたピクセルデータ３５０の１番目のラインの後半が２番目のピクセルデータ３６０Ｂとして送信されうる。

図５で示されるように、メモリモジュールステージ３１０Ｈは、メモリモジュール３１０の４番目のステージに対応しうるが、メモリユニット３８０Ｂが再び満たされる間、同時に、メモリユニット３８０Ｃ及び３８０Ｅに格納されたピクセルデータの前半がそれぞれピクセルデータ３６０Ａ及び３５０Ｂとして出力される。次に、メモリモジュールステージ３１０Ｉはメモリモジュール３１０の続くステージに対応しうるが、メモリユニット３８０Ｃ及び３８０Ｅが再び満たされる間、同時に、メモリユニット３８０Ｄ及び３８０Ｆに格納されたピクセルデータの後半がそれぞれピクセルデータ３６０Ａ及び３６０Ｂとして出力される。

いくつかの実施形態においては、メモリモジュール３１０Ａ内のメモリユニット３８０Ａ、３８０Ｂ、３８０Ｃ、３８０Ｄ、３８０Ｅ、及び３８０Ｆへの、並びにこれらからのデータの移動はメモリ制御モジュール３２０の制御の下で行われ、メモリユニットから一旦ピクセルデータがドレインされた後は、メモリユニットにピクセルデータの続く入力ラインが動的に再び割り当てられうる。

いくつかの実施形態において、図８で以下に例示されるように、２つの出力ピクセルデータ３６０Ａ及び３６０Ｂより多くのデータが存在することがあり、このようなことから相対位置信号３４０は２値より大きな数値の信号を備えうる。いくつかの実施形態においては、Ｎ個の出力ピクセルデータ３６０Ａ、３６０Ｂ、３６０Ｃ、等があり、相対位置信号３４０はＮ値を識別しうる。例えば４つの出力ピクセルデータ３６０Ａ、３６０Ｂ、３６０Ｃ、及び３６０Ｄがある場合には、相対位置信号は０、１、２、又は３に設定されうる。いくつかの実施形態においては、１、２、３、又はこれ以上の（最大Ｎまでの）ラインのピクセルデータ３６０Ａ、３６０Ｂ、３６０Ｃ、等が相対位置信号３４０に基づいてメモリモジュール３１０の１番目のステージに書き込まれうる。本発明のいくつかの実施形態よれば、これによりピクセルデータ３６０Ａ、３６０Ｂ、３６０Ｃ等は、ページ最上部との間の望ましい長さから１印刷ライン以内となるように並べられ、又は印刷画像のその他のコンポーネントから１印刷ライン以内となるように印刷されうる。

図５に図示されるメモリモジュール３１０のステージ３１０Ａ、３１０Ｂ、３１０Ｃ、３１０Ｄ、３１０Ｅ、３１０Ｆ、３１０Ｇ、３１０Ｈ、及び３１０Ｉは本発明のいくつかの実施形態に基づいて、どのようにメモリユニットにピクセルデータ３６０Ａ及び３６０Ｂの出力ラインを再び割り当てるかについて例示している。メモリユニット３８０Ａ、３８０Ｂ、３８０Ｃ、３８０Ｄ、３８０Ｅ、及び３８０Ｆをどのように利用し、再び割り当てるかに関する他の実施形態や例示は本明細書において記載されている。本明細書において開示されないその他の実施形態は、本明細書に基づいて当業者によって作成されうるが、請求の範囲に記載されている本発明の趣旨から逸脱するものではない。

例示的なメモリユニットパターン図である図６に図示されるように、いくつかの実施形態においては、メモリユニット３８０Ａ、３８０Ｂ、３８０Ｃ、３８０Ｄ、３８０Ｅ、及び３８０Ｆにピクセルデータ３６０Ａ又は３６０Ｂが割り当てられるパターンは繰り返されうる。例えば、図６では、メモリユニット３８０Ａ、３８０Ｂ、３８０Ｃ、３８０Ｄ、３８０Ｅ、及び３８０Ｆにピクセルデータ３６０Ａ及び３６０Ｂを割り当てるパターンが、ピクセルデータ１２ラインが格納された後に繰り返される。いくつかの実施形態においては、そうした繰り返されるパターンによって、あらゆる時点においてもメモリユニット３８０Ａ、３８０Ｂ、３８０Ｃ、３８０Ｄ、３８０Ｅ、及び３８０Ｆのいずれかが使用されないという状態とならないようにメモリモジュールが再利用されうる。

図７はメモリモジュール３１０の例示的なステージ３１０Ａ、３１０Ｂ、３１０Ｃ、３１０Ｄ、３１０Ｅ、３１０Ｆ、３１０Ｇ及び３１０Ｈを図示したブロック図である。図７に示されるように、メモリモジュール３１０は１２個のメモリユニット３８０Ａ、３８０Ｂ、３８０Ｃ、３８０Ｄ、３８０Ｅ、３８０Ｆ、３８０Ｇ、３８０Ｈ、３８０Ｉ、３８０Ｊ、３８０Ｋ、及び３８０Ｌを備えうる。図７に示されるように、５個のメモリユニットを用いてピクセルデータ３５０の各ラインを格納しうる。図７は、メモリモジュール３１０のステージ３１０Ａ、３１０Ｂ、３１０Ｃ、３１０Ｄ、３１０Ｅ、３１０Ｆ、３１０Ｇ及び３１０Ｈはメモリモジュール３１０がピクセルデータ３６０Ａ及び３６０Ｂを書き出すのに用いられる間に、各メモリユニット３８０Ａ、３８０Ｂ、３８０Ｃ、３８０Ｄ、３８０Ｅ、３８０Ｆ、３８０Ｇ、３８０Ｈ、３８０Ｉ、３８０Ｊ、３８０Ｋ、及び３８０Ｌがどのように再利用されるかについて図示している。図７に図示されているメモリモジュール３１０のステージ３１０Ａ、３１０Ｂ、３１０Ｃ、３１０Ｄ、３１０Ｅ、３１０Ｆ、３１０Ｇ及び３１０Ｈはメモリユニット３８０Ａ、３８０Ｂ、３８０Ｃ、３８０Ｄ、３８０Ｅ、３８０Ｆ、３８０Ｇ、３８０Ｈ、３８０Ｉ、３８０Ｊ、３８０Ｋ、及び３８０Ｌに、どのようにピクセルデータ３６０Ａ及び３６０Ｂの出力ラインが割り当てられうるかが例示されている。いくつかの実施形態においては、メモリモジュール３１０のステージ３１０Ａ、３１０Ｂ、３１０Ｃ、３１０Ｄ、３１０Ｅ、３１０Ｆ、３１０Ｇ及び３１０Ｈは遅いＴＯＤイベント２１１Ａに対応して、相対位置信号３４０が設定されない場合に用いられうる。いくつかの実施形態においては、他のメモリモジュール３１０の構成並びにメモリユニット３８０Ａ、３８０Ｂ、３８０Ｃ、３８０Ｄ、３８０Ｅ、３８０Ｆ、３８０Ｇ、３８０Ｈ、３８０Ｉ、３８０Ｊ、３８０Ｋ、及び／又は３８０Ｌを用いたメモリモジュール３１０の各ステージが用いられうる。

図７に示されるように、メモリモジュール３１０Ａ、３１０Ｂ、３１０Ｃ、３１０Ｄ、３１０Ｅ、３１０Ｆ、３１０Ｇ及び３１０Ｈはそれぞれ異なる時点における異なる構成の１つのメモリモジュール３１０を表しうる。例えば、メモリモジュール３１０Ａはメモリモジュール３１０の１番目のステージに対応し、メモリユニット３８０Ａ、３８０Ｂ、３８０Ｃ、３８０Ｄ、３８０Ｅ、３８０Ｆ、３８０Ｇ、３８０Ｈ、３８０Ｉ、３８０Ｊ、３８０Ｋ、及び３８０Ｌがピクセルデータ３５０によって満たされうる。メモリモジュール３１０Ｂは、相対位置信号３４０が設定されない場合のメモリモジュール３１０の２番目のステージに対応し、メモリユニット３８０Ａ及び３８０Ｆに格納されたピクセルデータ３５０の最初の２ラインの最初の部分がそれぞれピクセルデータ３６０Ａ及び３６０Ｂとして送信されうる。図７に図示される続くステージ３１０Ｃ、３１０Ｄ、３１０Ｅ、３１０Ｆ、３１０Ｇ及び３１０Ｈは、メモリユニット３８０Ａ、３８０Ｂ、３８０Ｃ、３８０Ｄ、３８０Ｅ、３８０Ｆ、３８０Ｇ、３８０Ｈ、３８０Ｉ、３８０Ｊ、３８０Ｋ、及び３８０Ｌに格納されたピクセルデータの続く部分がピクセルデータ３６０Ａ及び３６０Ｂとして書き出される例示的なステージに対応しうる。各メモリユニット３８０Ａ、３８０Ｂ、３８０Ｃ、３８０Ｄ、３８０Ｅ、３８０Ｆ、３８０Ｇ、３８０Ｈ、３８０Ｉ、３８０Ｊ、３８０Ｋ、及び３８０Ｌからデータが書き出された場合には、当該メモリモジュールにピクセルデータ３６０Ａ又は３６０Ｂの続くラインが動的に再び割り当てられうる。

例えばメモリモジュール３１０Ｈはメモリモジュール３１０の８番目のステージに対応し、メモリユニット３８０Ｌ及び３８０Ｃに格納されたピクセルデータ３５０の続く２ラインの各部分がそれぞれピクセルデータ３６０Ａ及び３６０Ｂとして送信され、入力ピクセルデータ３５０の続くラインの部分を格納するために、メモリユニット３８０Ｋ及び３８０Ｇが動的に再び割り当てられ、再び利用されうる。

いくつかの実施形態においては、メモリモジュール３１０の９番目のステージはメモリモジュール３１０Ｄに対応し、メモリユニットは以下のようにマッピングされうる：

いくつかの実施形態においては、メモリモジュール３１０Ｅはメモリモジュールの１０番目のステージに対応し、メモリモジュール３１０Ｆはメモリモジュール３１０の１１番目のステージに対応し、メモリモジュール３１０の続くステージはそれぞれに応じたこれに続くメモリモジュール３１０Ｄ、３１０Ｅ、３１０Ｆ、３１０Ｇ及び／又は３１０Ｈに対応する。いくつかの実施形態においては、ピクセルデータ３５０はメモリモジュール３１０Ａ、３１０Ｂ、３１０Ｃ、３１０Ｄ、３１０Ｅ、３１０Ｆ、３１０Ｇ及び／又は３１０Ｈに格納され、画像全体が書き出されるまで、上述のようにピクセルデータ３６０Ａ及び３６０Ｂとして続けて書き出されうる。

いくつかの実施形態においては、メモリユニット並びにメモリモジュールステージ３１０Ａ、３１０Ｂ、３１０Ｃ、３１０Ｄ、３１０Ｅ、３１０Ｆ、３１０Ｇ及び３１０Ｈのピクセルデータについてその他の構成が用いられうる。

いくつかの実施形態においては、相対位置信号３４０が設定された場合に、早いＴＯＤイベント２１１Ｂに対応して、ピクセルデータ３５０のすべてのラインより少ないラインに対応する、すべてのメモリユニット３８０Ａ、３８０Ｂ、３８０Ｃ、３８０Ｄ、３８０Ｅ、３８０Ｆ、３８０Ｇ、３８０Ｈ、３８０Ｉ、３８０Ｊ、３８０Ｋ、及び／又は３８０Ｌよりも少ないメモリユニットに格納されたデータがメモリモジュール３１０の１番目のステージにおいて２番目のピクセルデータ３６０Ｂとして書き出されうる。いくつかの実施形態においては、一旦ピクセルデータ３５０のすべてのラインより少ないデータが２番目のピクセルデータ３６０Ｂとして書き出されると、メモリモジュール３１０の類似するステージがメモリモジュール３１０の特定のステージが生じた後に生じるようにメモリモジュール３１０の各ステージが繰り返されうる。

図８には、メモリモジュール３１０の例示的なステージ３１０Ａ、３１０Ｂ、３１０Ｃ、３１０Ｄ、及び３１０Ｅを図示するブロック図が示されている。図８に示されているように、メモリモジュール３１０はメモリユニット３８０Ａ、３８０Ｂ、３８０Ｃ、３８０Ｄ、３８０Ｅ、３８０Ｆ、３８０Ｇ、３８０Ｈ、３８０Ｉ、３８０Ｊ、３８０Ｋ、３８０Ｌ、３８０Ｍ、３８０Ｎ、３８０Ｏ、及び／又は３８０Ｐを備えうる。いくつかの実施形態においては、４ラインのピクセルデータ３６０Ａ、３６０Ｂ、３６０Ｃ、及び３６０Ｄが同時にメモリモジュール３１０から書き出されうる。ピクセルデータの各ライン３６０Ａ、３６０Ｂ、３６０Ｃ、及び３６０Ｄが画像形成モジュールに対応しうる。いくつかの実施形態においては、３個のメモリユニットを用いて入力ピクセルデータ３５０の各ラインが格納されうる。図８に図示されたメモリモジュール３１０のステージ３１０Ａ、３１０Ｂ、３１０Ｃ、３１０Ｄ、及び３１０Ｅは、本発明のいくつかの実施形態に基づいてどのようにメモリユニットにピクセルデータ３６０Ａ、３６０Ｂ、３６０Ｃ及び３６０Ｄの出力ラインが再び割り当てられるかを例示する。

図８に示されるように、メモリモジュールステージ３１０Ａ、３１０Ｂ、３１０Ｃ、３１０Ｄ、及び３１０Ｅは、遅いＴＯＤイベント２１１Ａに対応して、相対位置信号３４０が設定されない場合の各ステージのメモリモジュール３１０に対応しうる。例えば、図８に示されるように、メモリモジュールステージ３１０Ａはメモリモジュール３１０の１番目のステージに対応し、メモリユニット３８０Ａ、３８０Ｂ、３８０Ｃ、３８０Ｄ、３８０Ｅ、３８０Ｆ、３８０Ｇ、３８０Ｈ、３８０Ｉ、３８０Ｊ、３８０Ｋ、３８０Ｌ、３８０Ｍ、３８０Ｎ、３８０Ｏ、及び３８０Ｐがピクセルデータ３５０で満たされうる。

図８に示されるように、メモリモジュールステージ３１０Ｂはメモリモジュール３１０の２番目のステージに対応し、メモリユニット３８０Ａ、３８０Ｄ、３８０Ｇ、及び３８０Ｊに格納されたピクセルデータ３５０の最初の４ラインの最初の部分がそれぞれピクセルデータ３６０Ａ、３６０Ｂ、３６０Ｃ、及び３６０Ｄとして送信されうる。図８に図示される続くステージ３１０Ｃ、３１０Ｄ、及び３１０Ｅはメモリユニット３８０Ａ、３８０Ｂ、３８０Ｃ、３８０Ｄ、３８０Ｅ、３８０Ｆ、３８０Ｇ、３８０Ｈ、３８０Ｉ、３８０Ｊ、３８０Ｋ、３８０Ｌ、３８０Ｍ、３８０Ｎ、３８０Ｏ、及び３８０Ｐに格納されたピクセルデータの続く部分がピクセルデータ３６０Ａ、３６０Ｂ、３６０Ｃ、及び３６０Ｄとして書き出される例示的なステージに対応しうる。各メモリユニットのデータが書き出された後は、メモリモジュールにピクセルデータ３６０Ａ、３６０Ｂ、３６０Ｃ、又は３６０Ｄの続くラインが動的に再び割り当てられうる。

例えば、メモリモジュール３１０Ｅはメモリモジュール３１０の５番目のステージに対応し、メモリユニット３８０Ｍ及び３８０Ｐ並びに再び満たされたメモリユニット３８０Ｇ及び３８０Ｅに格納されたピクセルデータ３５０の４ラインの最初の部分がそれぞれピクセルデータ３６０Ａ、３６０Ｂ、３６０Ｃ、及び３６０Ｄとして送信され、メモリユニット３８０Ｃ、３８０Ｆ、３８０Ｉ、及び３８０Ｌが再利用され、ピクセルデータ３５０の入力ラインの各部分を格納しうる。

いくつかの実施形態においては、メモリモジュール３１０の６番目のステージがメモリモジュール３１０Ｃに対応し、メモリユニットは以下のようにマッピングされうる：

いくつかの実施形態においては、メモリモジュール３１０Ｄはメモリモジュール３１０の７番目のステージに対応し、メモリモジュール３１０Ｅはメモリモジュール３１０の８番目のステージ対応し、これに続くメモリモジュール３１０のステージは、それぞれ適当な続くメモリモジュール３１０Ｃ、３１０Ｄ及び／又は３１０Ｅに対応しうる。いくつかの実施形態においては、ピクセルデータ３５０はメモリユニット３８０Ａ、３８０Ｂ、３８０Ｃ、３８０Ｄ、３８０Ｅ、３８０Ｆ、３８０Ｇ、３８０Ｈ、３８０Ｉ、３８０Ｊ、３８０Ｋ、３８０Ｌ、３８０Ｍ、３８０Ｎ、３８０Ｏ、及び／又は３８０Ｐに格納され、画像全体が書き出されるまで上述のようにピクセルデータ３６０Ａ、３６０Ｂ、３６０Ｃ、及び３６０Ｄとして続けて書き出されうる。

いくつかの実施形態においては、他のメモリモジュール３１０の構成又はメモリユニット３８０Ａ、３８０Ｂ、３８０Ｃ、３８０Ｄ、３８０Ｅ、３８０Ｆ、３８０Ｇ、３８０Ｈ、３８０Ｉ、３８０Ｊ、３８０Ｋ、３８０Ｌ、３８０Ｍ、３８０Ｎ、３８０Ｏ、及び／又は３８０Ｐを備えうるメモリモジュール３１０の他のステージが用いられうる。いくつかの実施形態においては、例えば早いＴＯＤイベント２１１Ｂが起きた後、ピクセルデータ３５０のすべてのラインより少ないラインに対応して、すべてのメモリユニット３８０Ａ、３８０Ｂ、３８０Ｃ、３８０Ｄ、３８０Ｅ、３８０Ｆ、３８０Ｇ、３８０Ｈ、３８０Ｉ、３８０Ｊ、３８０Ｋ、３８０Ｌ、３８０Ｍ、３８０Ｎ、３８０Ｏ、及び／又は３８０Ｐよりも少ないデータがメモリモジュール３１０の１番目のステージにおいてピクセルデータ３６０Ａ、３６０Ｂ、３６０Ｃ、及び／又は３６０Ｄとして書き出されうる。一旦すべてのピクセルデータ３５０のラインより少ないデータがピクセルデータ３６０Ａ、３６０Ｂ、３６０Ｃ、及び３６０Ｄとして書き出されると、メモリモジュールの３１０の類似するステージがメモリモジュール３１０の特定のステージが生じた後に生じるようにメモリモジュール３１０のステージが繰り返されうる。

図９はメモリモジュール３１０の例示的なステージ３１０Ａ、３１０Ｂ、３１０Ｃ、３１０Ｄ、３１０Ｅ、３１０Ｆ及び３１０Ｇを図示するブロック図である。図９に示されるように、メモリモジュール３１０はメモリユニット３８０Ａ１、３８０Ｂ１、３８０Ｃ１、３８０Ｄ１、３８０Ｅ１、３８０Ｆ１、３８０Ｇ１、３８０Ｈ１、３８０Ａ２、３８０Ｂ２、３８０Ｃ２、３８０Ｄ２、３８０Ｅ２、３８０Ｆ２、３８０Ｇ２、及び／又は３８０Ｈ２を備えうる。図９に示されるように、２つのメモリユニット３８０Ａ１、３８０Ｂ１、３８０Ｃ１、３８０Ｄ１、３８０Ｅ１、３８０Ｆ１、３８０Ｇ１、３８０Ｈ１、３８０Ａ２、３８０Ｂ２、３８０Ｃ２、３８０Ｄ２、３８０Ｅ２、３８０Ｆ２、３８０Ｇ２、及び／又は３８０Ｈ２を用いて、ピクセルデータ３５０の各ラインを格納しうる。いくつかの実施形態においては、ピクセルデータ３６０Ａ及び３６０Ｂの２ラインがメモリモジュール３１０から書き出され、出力ピクセルデータ３６０Ａ及び３６０Ｂそれぞれに対応する２つの画像形成モジュール又はサブモジュールをプリンタ１００は備えうる。図９に示されるように、メモリモジュール３１０は４ラインのピクセルデータ３５０又は４ラインのピクセルデータ３５０で構成されるピクセルデータ３５０のブロックを取り込みうる。いくつかの実施形態において、展開モジュール１０６はピクセルデータ３５０をピクセルデータ３５０の複数ラインで構成されたデータのブロックとして、展開して、送信しうる。いくつかの実施形態においては、展開モジュール１０６によってメモリモジュール３１０にピクセルデータ３５０の４ラインのブロックが送信されうる。図９に図示されるメモリモジュール３１０のステージ３１０Ａ、３１０Ｂ、３１０Ｃ、３１０Ｄ、３１０Ｅ、３１０Ｆ、及び３１０Ｇは、本発明のいくつかの実施形態に基づいて、どのようにメモリユニットにピクセルデータ３６０Ａ及び３６０Ｂの出力ラインが再び割り当てられうるかを例示する。いくつかの実施形態においては４ラインのピクセルデータが同時に読み込まれるので、ピクセルデータ３５０の８ラインに対応するメモリユニットを利用することによって、４ラインのデータが読み込まれると同時にピクセルデータ３６０Ａ及び３６０Ｂとして格納されたピクセルデータを書き出すことで、ビデオアンダーランを防ぎうる。

図９に示されるように、メモリモジュール３１０Ａ、３１０Ｂ、３１０Ｃ、３１０Ｄ、３１０Ｅ、３１０Ｆ、及び３１０Ｇは、それぞれ異なる時間及び異なる構成のメモリモジュール３１０を表しうる。図９に示されるように、メモリモジュール３１０Ａ、３１０Ｅ、３１０Ｆ及び３１０Ｇは早いＴＯＤイベント２１１Ｂに対応して相対位置信号３４０が設定された場合における各ステージのメモリモジュール３１０Ａに対応しうる。図９に示されるように、メモリモジュール３１０Ａ、３１０Ｂ、３１０Ｃ、及び３１０Ｄは相対位置信号３４０が設定されない場合の各ステージにおけるメモリモジュール３１０Ａに対応しうる。メモリモジュール３１０Ａはメモリモジュール３１０の１番目のステージに対応し、この場合メモリユニット３８０Ａ１、３８０Ｂ１、３８０Ｃ１、３８０Ｄ１、３８０Ｅ１、３８０Ｆ１、３８０Ｇ１、３８０Ｈ１、３８０Ａ２、３８０Ｂ２、３８０Ｃ２、３８０Ｄ２、３８０Ｅ２、３８０Ｆ２、３８０Ｇ２、及び３８０Ｈ２がピクセルデータ３５０で満たされうる。

図９に示されるように、メモリモジュール３１０Ｂは、相対位置信号３４０が設定されない場合のメモリモジュール３１０の２番目のステージに対応し、メモリユニット３８０Ａ１及び３８０Ｃ１に格納されたピクセルデータ３５０の最初の２ラインの最初の部分がそれぞれピクセルデータ３６０Ａ及び３６０Ｂとして送信されうる。図９に示されるように、メモリユニット３８０Ａ１及び３８０Ｃ１に格納されたピクセルデータ３５０が一旦それぞれピクセルデータ３６０Ａ及び３６０Ｂとして書き出されると、メモリユニット３８０Ｂ１及び３８０Ｄ１に格納されたピクセルデータ３５０がそれぞれピクセルデータ３６０Ａ及び３６０Ｂとしてそれぞれ書き出され、最後にメモリユニット３８０Ｆ１及び３８０Ｈ１に格納されたピクセルデータ３５０がそれぞれピクセルデータ３６０Ａ及び３６０Ｂとして書き出されうる。

図９に示されるように、メモリモジュール３１０のステージ３１０Ｃについて、ピクセルデータ３５０の最初の４ラインのピクセルデータが一旦ピクセルデータ３６０Ａ及び３６０Ｂとして書き出されると、メモリユニット３８０Ａ１、３８０Ｂ１、３８０Ｃ１、３８０Ｄ１、３８０Ｅ１、３８０Ｆ１、３８０Ｇ１、及び３８０Ｈ１は動的に再び割り当てられ、これらにピクセルデータ３５０の続く４ラインに対応するピクセルデータ３５０が格納されうる。

いくつかの実施形態においてはメモリユニット３８０Ａ２、３８０Ｂ２、３８０Ｃ２、３８０Ｄ２、３８０Ｅ２、３８０Ｆ２、３８０Ｇ２、及び３８０Ｈ２に格納されたピクセルデータ３５０はピクセルデータ３６０Ａ及び３６０Ｂとして書き出されうる。メモリユニット３８０Ａ２及び３８０Ｃ２に格納されたピクセルデータ３５０はそれぞれピクセルデータ３６０Ａ及び３６０Ｂとして書き出され、続いて、メモリユニット３８０Ｂ２及び３８０Ｄ２に格納されたピクセルデータ３５０がそれぞれピクセルデータ３６０Ａ及び３６０Ｂとして書き出され、メモリユニット３８０Ｅ２及び３８０Ｇ２に格納されたピクセルデータ３５０がそれぞれピクセルデータ３６０Ａ及び３６０Ｂとして書き出され、メモリユニット３８０Ｆ２及び３８０Ｈ２に格納されたピクセルデータ３５０がそれぞれピクセルデータ３６０Ａ及び３６０Ｂとして書き出されうる。

図９に示されるように、メモリモジュール３１０のステージ３１０Ｄに関して、一旦ピクセルデータ３５０の４ラインのピクセルデータがピクセルデータ３６０Ａ及び３６０Ｂとして書き出されると、メモリユニット３８０Ａ２、３８０Ｂ２、３８０Ｃ２、３８０Ｄ２、３８０Ｅ２、３８０Ｆ２、３８０Ｇ２、及び３８０Ｈ２は再び利用され、これらにピクセルデータ３５０の次の４ラインが格納されうる。更に、メモリユニット３８０Ａ１及び３８０Ｃ１に格納されたピクセルデータ３５０の続くラインの最初の部分がそれぞれピクセルデータ３６０Ａ及び３６０Ｂとして送信されうる。

図９に示されるように、相対位置信号３４０が設定された場合に、メモリモジュール３１０Ｅはメモリモジュール３１０の１番目のステージ３１０Ａに続くメモリモジュール３１０の２番目のステージを表し、この場合にはメモリユニット３８０Ａ１に格納されたピクセルデータ３５０は２番目のピクセルデータ３６０Ｂとして書き出され、メモリユニット３８０Ｃ１及び３８０Ｄ１に格納されたピクセルデータ３５０並びにメモリユニット３８０Ｅ１及び３８０Ｆ１に格納されたピクセルデータ３５０はそれぞれピクセルデータ３６０Ａ及び３６０Ｂとして書き出されうる。

図９に示されるように、メモリモジュール３１０のステージ３１０Ｆに関して、メモリユニット３８０Ａ１、３８０Ｂ１、３８０Ｃ１、３８０Ｄ１、３８０Ｅ１、３８０Ｆ１、３８０Ｇ１、及び３８０Ａ２に格納されたピクセルデータ３５０が一旦ピクセルデータ３６０Ａ及び３６０Ｂとして書き出されると、メモリユニット３８０Ａ１、３８０Ｂ１、３８０Ｃ１、３８０Ｄ１、３８０Ｅ１、３８０Ｆ１、３８０Ｇ１、及び３８０Ａ２は動的に再び割り当てられ、ピクセルデータ３５０の続くラインが格納されうる。図９に示されるように、メモリモジュール３１０のステージ３１０Ｇに関して、メモリユニット３８０Ｈ１、３８０Ｂ２、３８０Ｃ２、３８０Ｄ２、３８０Ｅ２、３８０Ｆ２、３８０Ｇ２、及び３８０Ａ１に格納されたピクセルデータ３５０が一旦ピクセルデータ３６０Ａ及び３６０Ｂとして書き出されると、メモリユニット３８０Ｈ１、３８０Ｂ２、３８０Ｃ２、３８０Ｄ２、３８０Ｅ２、３８０Ｆ２、３８０Ｇ２、及び３８０Ａ１は再び利用され、ピクセルデータ３５０の続くラインが格納されうる。

いくつかの実施形態においては、メモリモジュール３１０のステージ３１０Ａ、３１０Ｂ、３１０Ｃ、３１０Ｄ、３１０Ｅ、３１０Ｆ、及び３１０Ｇにはそれぞれメモリモジュール３１０の別個のステージ３１０Ａ、３１０Ｂ、３１０Ｃ、３１０Ｄ、３１０Ｅ、３１０Ｆ、又は３１０Ｇが続き、メモリモジュール３１０のステージ３１０Ａ、３１０Ｂ、３１０Ｃ、３１０Ｄ、３１０Ｅ、３１０Ｆ、又は３１０Ｇのうちいずれのステージがメモリモジュール３１０の他のどのステージに続くかについてパターンがありうる。更に、図９に図示されるステージに加え、メモリモジュール３１０のその他のステージが用いられ、メモリモジュール３１０で繰り返されるステージのパターンの一部を形成し、完全な画像を書き出すのに用いられうる。

図５、７、８、及び９に例示されるように、メモリモジュール３１０は２個以上のメモリユニット３８０を備えうる。いくつかの実施形態においては、例えば図５に図示されるように、ピクセルデータのラインごとに２個のメモリユニット３８０Ａ、３８０Ｂ、３８０Ｃ、３８０Ｄ、３８０Ｅ、又は３８０Ｆが用いられ、合計６個のメモリユニット３８０Ａ、３８０Ｂ、３８０Ｃ、３８０Ｄ、３８０Ｅ、及び３８０Ｆによってピクセルデータ３５０の３ラインを格納しうる。いくつかの実施形態において、６個のメモリユニット３８０を用いれば、ビデオアンダーランを防ぐことに有用であり、メモリユニット３８０が満たされると同時にドレインされる。

いくつかの実施形態においては、ピクセルデータ３５０の各ラインを格納するのに用いられるメモリユニット３８０の数を増やし、各メモリユニット３８０の容量を減らすことによって、メモリモジュール３１０において使用されるメモリの総量を減らすことができる。例えば、（Ａ）を出力ピクセルデータ３６０のラインの数とし、（Ｂ）をピクセルデータ３５０のラインを格納するのに用いられるメモリユニット３８０の数とし、（Ｃ）を格納されたピクセルデータ３５０のラインの数とし、及び（Ｄ）をメモリモジュール３１０ごとのメモリユニット３８０の数として、Ｄ＝Ｂ＊Ｃとする。いくつかの実施形態においては、（Ｃ）＝（Ａ＋Ａ／Ｂ）となり、メモリユニット３８０はピクセルデータ３５０を（１／Ｂ）ライン格納しうる。いくつかの実施形態においては、用いられるメモリユニット３８０の数はＤ＝（Ｂ＊Ｃ）＝（Ｂ＊（Ａ＋Ａ／Ｂ））となりうる。例えば、図５に示されるような場合、（Ａ）書き出されたピクセルデータ３６０Ａ及び３６０Ｂのラインの数は２であり、（Ｂ）ラインごとのメモリユニット３８０の数は２個であったので、メモリモジュール３１０ごとのメモリユニット３８０の数は（２＊（２＋２／２））＝６であった。これはメモリユニット３８０を用いてピクセルデータ３５０の合計３ラインを格納することに対応しうる。いくつかの実施形態においては、ピクセルデータ３５０がメモリユニット３８０に書き込まれるのが、ピクセルデータ３６０Ａ、３６０Ｂがメモリユニットから書き出されるよりも早い場合には、上述した数より少ない数のメモリユニット３８０しか用いられなくても、ビデオアンダーランを防ぐことができる。

いくつかの実施形態においては、ピクセルデータ３５０のラインごとのメモリユニット３８０の数を増やすことによって、使用されるメモリの量を減らすことができる。いくつかの実施形態においては、例えば図７に図示される場合のように、出力ピクセルデータ３６０Ａ及び３６０Ｂが２ラインあって、ピクセルデータ３５０のラインごとに５個のメモリユニットが存在しうる。いくつかの実施形態においては、例えば図７に図示される場合のように、ピクセルデータ３６０Ａ及び３６０Ｂの出力されたラインの数（Ａ）は２であり、ピクセルデータ３５０のラインごとのメモリユニット３８０の数（Ｂ）は５であり、その結果、１２個のメモリユニットが用いられうる：（５＊（２＋２／５））＝１２メモリユニット。

いくつかの実施形態においては、図７の例における１２個のメモリユニット３８０は、図５の例のような場合よりも用いられる総メモリ量が少なくなりうる。使用されるメモリの総量はいずれかの時点において格納しうるピクセルデータ３５０の総量によって測定しうる。いくつかの実施形態においては、例えば図５において図示される場合のように、ピクセルデータ３５０の３ラインに対応しうる６個のメモリユニットが用いられうるのに対して、図７の例においては、１２個のメモリユニット３８０が用いられうるが、これらはピクセルデータ３５０の１２／５すなわち２．４ラインに相当しうる。よって本発明のいくつかの実施形態によれば、図５の例よりも図７の例の方が使用されるメモリの総量が少なくなりうる。

その他の構成やメモリのニーズが可能である。図８に図示されるように、例えば、４ラインのピクセルデータ３６０Ａ、３６０Ｂ、３６０Ｃ、及び３６０Ｄを書き出すのにメモリモジュール３１０が用いられて、ピクセルデータ３５０の各ラインを格納するのに３個のメモリユニット３８０が必要とされうる。いくつかの実施形態においては、これにより、ピクセルデータ３５０の（４＋４／３＝５ １／３）ラインのストレージ、すなわち、１６個のメモリユニット３８０を用いる結果となりうる。

いくつかの実施形態においては、図９において図示される場合のように、ピクセルデータ３５０がブロックで受信され、当該ブロックにはピクセルデータ３５０の複数のラインが含まれる場合、有効メモリのサイズの総量は２個の完全なブロックであり、これはピクセルデータ３５０の各ブロックの中のラインの数の２倍に相当する。いくつかの実施形態においては、例えば図９に図示されるように、ピクセルデータ３５０のブロックの４ラインに相当し、用いられるメモリユニット３８０の個数はピクセルデータ３５０の８ラインを保持するのに用いられうるメモリユニット３８０の個数に対応しうる。いくつかの実施形態においては、ピクセルデータ３５０のブロックごとに４ラインあり、ピクセルデータ３５０のラインごとに２個のメモリユニット３８０がある場合に、ピクセルデータ３５０及び出力ピクセルデータ３６０Ａ及び３６０Ｂを格納するために１６個のメモリユニットが用いられうる。

また、展開モジュール１０６が（Ｘ）列のメモリユニット３８０（図示せず）に合うようなサイズの連続したブロックを左から右へ展開する場合、（Ｘ）列のメモリユニット３８０をピクセルデータの入力ラインの格納に用いうる。このような場合には、必要なメモリユニット３８０の個数は展開されるデータブロックのピクセルデータのラインの数（Ｌ）、１個のデータブロックを格納するのに必要とされるメモリユニットの列の数（Ｘ）、及びラインごとのメモリユニットの数（Ｍ）に基づきうる。（Ｘ）は（Ｍ）よりも少ない数でありうる。必要なメモリユニットの個数の合計は（Ｌ＊Ｍ）＋（Ｌ＊Ｘ）となりうる。例えば、展開モジュール１０６が一度に１０ピクセルの列のデータを展開した場合、必要なメモリユニットの個数の合計は（Ｌ＊Ｍ）＋（Ｌ＊１）となりうる（１個のメモリユニットに１０ピクセルが入る場合、Ｍ＝１である）。

これに対し、本発明のいくつかの実施形態によれば、ピクセルデータのラインごとのメモリユニット３８０の数を増やすことで全体的なメモリの必要条件を減ずることができるが、メモリアーキテクチャによって課せられる制約がありうる。例えば、メモリユニット３８０は２の累乗のサイズで実施され、ピクセルデータのラインごとのメモリユニット３８０の個数が特定の数であるとき、メモリモジュール３１０のメモリをより効率的に用いうる。例えば、ピクセルデータ３５０のラインごとに２０，４００ピクセルがあり、出力ピクセルデータ３６０Ａ及び３６０Ｂが２ラインある実施形態につき検討する。必要なメモリの量を集計すると以下のとおりになる：

この例においては、ピクセルデータ３５０のラインごとにメモリユニット３８０を４個用いる実施が、ピクセルデータ３５０のラインごとにメモリユニット３８０を３個用いる実施よりもより多くの領域を用いうる。なぜなら、実施された各メモリユニット３８０の大部分は使用されないままとなりうるからである。いくつかの実施形態においては、例えば、ピクセルデータ３５０のラインごとのメモリユニット３８０が５個であると有効でありうる。なぜなら、実際に実施されたメモリユニット３８０のサイズは最小のメモリユニットサイズに類似し、それより少し大きい程度であることがありうるからである。このように、いくつかの実施形態においては、メモリユニット３８０のサイズに制約がある場合、ピクセルデータ３５０のラインごとのメモリユニット３８０が特定の個数のときに、全体として用いられるメモリが少なくなる結果となる。

本発明のその他の実施形態は本明細書に開示される詳細な説明の検討及び本発明の実施によって当業者にとって明らかとなるであろう。本明細書と実施例は例示とすることのみを意図しており、本発明の真の範囲や意図は請求項において示される。

例示的なコンピュータに接続された例示的なレーザープリンタを示したブロック図である。 例示的なタイミング図である。 例示的なタイミング図である。 例示的なデータ制御モジュールを図示したブロック図である。 遅いＴＯＤイベントの検出を図示する例示的なタイミング図である。 早いＴＯＤイベントの検出を図示する例示的なタイミング図である。 メモリモジュールの例示的なステージを図示したブロック図である。 例示的なメモリユニットパターンを示す図である。 １ラインのピクセルデータごとに５個のメモリユニットを用いて、２ラインのピクセルデータを出力するメモリモジュールの例示的なステージを図示したブロック図である。 １ラインのピクセルデータごとに３個のメモリユニットを用いて、４ラインのピクセルデータを出力するメモリモジュールの例示的なステージを図示したブロック図である。 １ラインのピクセルデータごとに２個のメモリユニットを用いて、２ラインのピクセルデータを出力し、４ラインのピクセルデータを取り込むメモリモジュールの例示的なステージを図示したブロック図である。

Claims (30)

1. データ制御モジュールに結合された画像形成モジュールを有する画像形成装置において、
   前記データ制御モジュールは、
   それぞれ画像のピクセルデータの対応する部分を格納する複数のメモリユニットを備え、
   対応するメモリユニットに格納されたピクセルデータの部分を前記画像形成モジュールに書き出し、
   ピクセルデータの対応する部分が書き出された後に、それぞれのメモリユニットにピクセルデータの更なる部分を動的に対応付ける画像形成装置。
2. メモリユニットにピクセルデータの前記更なる部分を動的に対応付けることは、前記メモリユニットに前記画像のピクセルデータの前記更なる部分を格納することを更に含む請求項１に記載の装置。
3. ピクセルデータの前記部分は、画像のラインの一部分、画像のライン、画像の複数のライン、又は画像ブロックを含む請求項１に記載の装置。
4. 他のメモリユニットに格納されたピクセルデータの続く部分の書き出しがなされると同時に、ピクセルデータがドレインされたメモリユニットにピクセルデータの更なる部分が動的に対応付けられる請求項１に記載の装置。
5. それぞれのメモリユニットにピクセルデータのラインの一部分が対応付けられ、ピクセルデータの各ラインに対応付けられるメモリユニットの数は、実施で用いられるメモリユニットの物理的なメモリ容量に基づいて決定される請求項１に記載の装置。
6. 前記画像形成モジュールは、２以上の画像形成サブモジュールを備える請求項１に記載の装置。
7. それぞれの画像形成サブモジュールは、前記画像の部分を形成する請求項６に記載の装置。
8. それぞれのメモリユニットにピクセルデータのラインの一部分が対応付けられ、メモリユニットの数はピクセルデータの各ラインに対応付けられるメモリユニットの数と前記画像形成モジュールにおける画像形成サブモジュールの数とに基づいて決定される請求項６に記載の装置。
9. 前記メモリユニットの数はＢ＊（Ａ＋Ａ／Ｂ）によって決定され、ここでＡは前記画像形成モジュールにおける画像形成サブモジュールの数であり、Ｂはピクセルデータの各ラインに対応付けられるメモリユニットの数である請求項８に記載の装置。
10. 対応するメモリユニットに格納されたピクセルデータの部分を前記データ制御モジュールによって前記画像形成モジュールに書き出すことは、
    第１の信号及び第２の信号を受信することと、
    前記第１の信号上の第１の画像アライメントイベントと前記第２の信号上の第２の画像アライメントイベントの時間的関係に基づいて画像形成サブモジュールを選択することと、
    前記メモリユニットに格納された前記ピクセルデータを前記選択された画像形成サブモジュールに送信することと、
    を更に含む請求項６に記載の装置。
11. 前記第１の信号は垂直同期信号であり、前記第２の信号は水平同期信号であり、前記第１のイベントはデータ先頭イベントであり、前記第２のイベントはビーム検出イベントである請求項１０に記載の装置。
12. 前記第１の信号上の第１の画像アライメントイベントと前記第２の信号上の第２の画像アライメントイベントの時間的関係に基づいて画像形成サブモジュールを選択することは、前記第１の画像アライメントイベントと前記第２の画像アライメントイベントとの時間の差を閾値と比較することを更に含む請求項１０に記載の装置。
13. 前記閾値は、前記第２の画像アライメントイベントが２回起きる間のタイムインターバルの一部に相当する請求項１２に記載の装置。
14. 前記一部は、前記画像形成モジュールの中の画像形成サブモジュールの数で分割したものと定義される請求項１３に記載の装置。
15. 第１の画像形成サブモジュールはピクセルデータの最上位ラインを書き、これに続く画像形成サブモジュールは同時にピクセルデータの続くラインをそれぞれ書く請求項１２に記載の装置。
16. タイムインターバル（Ｔ）の（Ａ）個のサブインターバルのうちの（Ｎ）番目のサブインターバルの間に起きた第１の画像アライメントイベントに応答して、前記データ制御モジュールはピクセルデータの最上位ラインに対応するピクセルデータを（Ａ＋１−Ｎ）番目の画像形成モジュールに送信し、ここで、
    Ａは画像形成モジュールの数であり、
    Ｔは前記第２の画像アライメントイベントが２回起きる間のタイムインターバルである請求項１２に記載の装置。
17. 前記複数のメモリユニットは、先入れ先出し（ＦＩＦＯ）メモリである請求項１に記載の装置。
18. ピクセルデータの１番目のラインは、前記画像のピクセルデータの最上位ラインに相当する請求項１に記載の装置。
19. それぞれ画像のピクセルデータの対応する部分を格納する複数のメモリユニットを備えるデータ制御モジュールに結合された画像形成モジュールに、前記複数のメモリユニットに格納されたピクセルデータの部分を書き出すステップと、
    ピクセルデータの対応する部分が書き出された後に、それぞれのメモリユニットにピクセルデータの更なる部分を動的に対応付けるステップと、
    を含む画像形成の方法。
20. メモリユニットにピクセルデータの前記更なる部分を動的に対応付けるステップは、前記メモリユニットに前記画像のピクセルデータの前記更なる部分を格納することを更に含む請求項１９に記載の方法。
21. ピクセルデータの前記部分は、画像のラインの一部分、画像のライン、画像の複数のライン、又は画像ブロックを含む請求項１９に記載の方法。
22. 他のメモリユニットに格納されたピクセルデータの続く部分の書き出しがなされると同時に、ピクセルデータがドレインされたメモリユニットにピクセルデータの更なる部分が動的に対応付けられる請求項１９に記載の方法。
23. 前記複数のメモリユニットは、先入れ先出し（ＦＩＦＯ）メモリである請求項１９に記載の方法。
24. データ制御モジュールに結合された画像形成モジュールを有する画像形成システムにおいて、
    前記データ制御モジュールは、
    それぞれ画像のピクセルデータの対応する部分を格納する複数のメモリユニットを備え、
    対応するメモリユニットに格納されたピクセルデータの部分を前記画像形成モジュールに書き出し、
    ピクセルデータの対応する部分が書き出された後に、それぞれのメモリユニットにピクセルデータの更なる部分を動的に対応付ける画像形成システム。
25. メモリユニットにピクセルデータの前記更なる部分を動的に対応付けることは、前記メモリユニットに前記画像のピクセルデータの前記更なる部分を格納することを更に含む請求項２４に記載のシステム。
26. ピクセルデータの前記部分は、画像のラインの一部分、画像のライン、画像の複数のライン、又は画像ブロックを含む請求項２４に記載のシステム。
27. 他のメモリユニットに格納されたピクセルデータの続く部分の書き出しがなされると同時に、ピクセルデータがドレインされたメモリユニットにピクセルデータの更なる部分が動的に対応付けられる請求項２４に記載のシステム。
28. それぞれのメモリユニットにピクセルデータのラインの一部分が対応付けられ、ピクセルデータの各ラインに対応付けられるメモリユニットの数は、実施で用いられるメモリユニットの物理的なメモリ容量に基づいて決定される請求項２４に記載のシステム。
29. 前記複数のメモリユニットは、先入れ先出し（ＦＩＦＯ）メモリである請求項２４に記載のシステム。
30. ピクセルデータの１番目のラインは、前記画像のピクセルデータの最上位ラインに相当する請求項２４に記載のシステム。

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