JP2007511096A5 - - Google Patents

Download PDF

Info

Publication number
JP2007511096A5
JP2007511096A5 JP2006539644A JP2006539644A JP2007511096A5 JP 2007511096 A5 JP2007511096 A5 JP 2007511096A5 JP 2006539644 A JP2006539644 A JP 2006539644A JP 2006539644 A JP2006539644 A JP 2006539644A JP 2007511096 A5 JP2007511096 A5 JP 2007511096A5
Authority
JP
Japan
Prior art keywords
etching
electrode
computer readable
trench
dielectric layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2006539644A
Other languages
English (en)
Other versions
JP2007511096A (ja
JP4865564B2 (ja
Filing date
Publication date
Priority claimed from US10/712,410 external-priority patent/US6949460B2/en
Application filed filed Critical
Publication of JP2007511096A publication Critical patent/JP2007511096A/ja
Publication of JP2007511096A5 publication Critical patent/JP2007511096A5/ja
Application granted granted Critical
Publication of JP4865564B2 publication Critical patent/JP4865564B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Claims (20)

  1. 基板上の誘電体レイヤにおいてトレンチ深さまでトレンチをエッチングする方法であって、
    ARCを前記誘電体レイヤ上に設けること、
    2000Åおよび4000Åの間の厚さまで、厚さを有するフォトレジストマスクを前記ARC上に形成すること、
    前記ARCを通してエッチングすること、および
    1:1および2:1の間であるフォトレジストに対する誘電体のエッチング選択性で、トレンチを前記誘電体レイヤ中へエッチングすること
    を含む方法。
  2. 請求項1に記載の方法であって、前記フォトレジストマスクを前記形成することは、193nmまたはそれより新しい世代のフォトレジストの前記フォトレジストマスクを形成する方法。
  3. 請求項1または請求項2に記載の方法であって、前記フォトレジストマスクは、ラインエッジ粗さの制御についてアグレッシブなエッチング化学物質に敏感である方法。
  4. 請求項1〜請求項3のいずれかに記載の方法であって、
    対向電極を前記基板に対向して置いて、前記基板をエッチングチャンバ中に置くこと、および
    前記対向電極を加熱し、それにより前記トレンチを前記誘電体レイヤへとエッチングするあいだに、前記対向電極が少なくとも140℃の温度に達するようにすること
    をさらに含む方法。
  5. 請求項1〜請求項4のいずれかに記載の方法であって、前記トレンチを前記エッチングするあいだ、前記チャンバ圧力は、約60mTorrおよび400mTorrの間に維持される方法。
  6. 請求項1〜請求項5のいずれかに記載の方法であって、前記トレンチを前記エッチングするあいだ、高周波数電力源は、500Wおよび2000Wの間の電力を供給する方法。
  7. 請求項1〜請求項6のいずれかに記載の方法であって、前記トレンチを前記エッチングするあいだ、バイアス電力源は、0Wおよび1000Wの間の電力を供給する方法。
  8. 請求項1〜請求項7のいずれかに記載の方法であって、前記トレンチを前記エッチングすることは、CF4、C26、NF3、およびSF6のグループから選択されるエッチャントガスを供給することを含む方法。
  9. 請求項1〜請求項8のいずれかに記載の方法であって、前記エッチャントガスは、5%より少ない、重いポリマーを形成するエッチャントガスを有する方法。
  10. 請求項1〜請求項9のいずれかに記載の方法によって形成された半導体デバイス。
  11. 基板上の誘電体レイヤにおいてトレンチ深さまでトレンチをエッチングする方法であって、
    ARCを前記誘電体レイヤ上に設けること、
    約2000Åおよび4000Åの間の厚さを有する感光フォトレジストマスクを前記ARC上に形成すること、
    前記ARCを通してエッチングすること、および
    クリーンエッチングでトレンチを前記誘電体レイヤ中へエッチングすること
    を含む方法。
  12. 請求項11に記載の方法であって、前記フォトレジストに対する誘電体のエッチング選択性は1:1および2:1の間である方法。
  13. 誘電体レイヤ中にフィーチャをエッチングする装置であって、
    プラズマプロセスチャンバであって、
    プラズマプロセスチャンバエンクロージャを形成するチャンバ壁、
    基板を前記プラズマプロセスチャンバエンクロージャ内で支持する基板支持部、
    前記プラズマプロセスチャンバエンクロージャ中の圧力を制御する圧力レギュレータ、
    前記基板支持部に対向し、前記基板支持部から距離が置かれた電極、
    前記電極を加熱する前記電極に接続されたヒーター、
    前記プラズマプロセスチャンバエンクロージャ内にガスを供給するガス吸気口、および
    前記プラズマプロセスチャンバエンクロージャからガスを排気するガス排気口
    を備えるプラズマプロセスチャンバ、
    前記ガス吸気口と流体連通したガス源、
    前記ガス源、前記電極、前記ヒーター、前記圧力レギュレータ、前記ガス吸気口、および前記ガス排気口のうちの少なくとも1つに制御可能に接続されたコントローラ
    を備える装置。
  14. 請求項13に記載の装置であって、前記コントローラは、
    少なくとも1つのプロセッサ、および
    コンピュータで読み取り可能な媒体であって、
    誘電体レイヤ中にフィーチャをエッチングするエッチングプラズマを供給するコンピュータで読み取り可能なコード、および
    エッチング中に前記電極を加熱することによって、前記電極が少なくとも70℃の温度に到達するようにするコンピュータで読み取り可能なコード
    を備えるコンピュータで読み取り可能な媒体
    を備える装置。
  15. 請求項14に記載の装置であって、前記コンピュータで読み取り可能な媒体は、前記圧力を60mTorrおよび400mTorrの間に維持するコンピュータで読み取り可能なコードをさらに備える装置。
  16. 請求項14または請求項15に記載の装置であって、誘電体レイヤ中にフィーチャをエッチングするエッチングプラズマを供給するコンピュータで読み取り可能なコードは、500Wおよび2000Wの間の高周波数電力を供給するコンピュータで読み取り可能なコードを備える装置。
  17. 請求項14または請求項15に記載の装置であって、エッチング中に前記電極を加熱するコンピュータで読み取り可能なコードは、前記電極を加熱することによって、前記電極が少なくとも90℃の温度に到達するようにする装置。
  18. 請求項14〜請求項16のいずれかに記載の装置であって、エッチング中に前記電極を加熱するコンピュータで読み取り可能なコードは、前記電極を加熱することによって、前記電極が少なくとも140℃の温度に到達するようにする装置。
  19. 請求項14〜請求項18のいずれかに記載の装置であって、前記コンピュータで読み取り可能な媒体は、0Wおよび1000Wの間のバイアス電力を供給するコンピュータで読み取り可能なコードをさらに備える装置。
  20. 請求項14〜請求項19のいずれかに記載の装置であって、前記コンピュータで読み取り可能な媒体は、CF 4 、C 2 6 、NF 3 、およびSF 6 のグループから選択されるエッチャントガスを供給するコンピュータで読み取り可能なコードをさらに備える装置。
JP2006539644A 2003-11-12 2004-11-03 誘電体レイヤにフィーチャをエッチングするための方法及び装置 Expired - Fee Related JP4865564B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US10/712,410 2003-11-12
US10/712,410 US6949460B2 (en) 2003-11-12 2003-11-12 Line edge roughness reduction for trench etch
PCT/US2004/036746 WO2005050700A2 (en) 2003-11-12 2004-11-03 Line edge roughness reduction for trench etch

Publications (3)

Publication Number Publication Date
JP2007511096A JP2007511096A (ja) 2007-04-26
JP2007511096A5 true JP2007511096A5 (ja) 2008-04-24
JP4865564B2 JP4865564B2 (ja) 2012-02-01

Family

ID=34552675

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2006539644A Expired - Fee Related JP4865564B2 (ja) 2003-11-12 2004-11-03 誘電体レイヤにフィーチャをエッチングするための方法及び装置

Country Status (8)

Country Link
US (2) US6949460B2 (ja)
EP (1) EP1683194A4 (ja)
JP (1) JP4865564B2 (ja)
KR (1) KR101134327B1 (ja)
CN (1) CN100477135C (ja)
IL (1) IL175527A0 (ja)
TW (1) TWI351054B (ja)
WO (1) WO2005050700A2 (ja)

Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7276409B2 (en) * 2003-06-24 2007-10-02 Micron Technology, Inc. Method of forming a capacitor
US7153778B2 (en) * 2004-02-20 2006-12-26 Micron Technology, Inc. Methods of forming openings, and methods of forming container capacitors
JP2005314531A (ja) 2004-04-28 2005-11-10 Sony Corp ハイブリッドシリカポリマー、その製造方法およびプロトン伝導性材料
US7723235B2 (en) * 2004-09-17 2010-05-25 Renesas Technology Corp. Method for smoothing a resist pattern prior to etching a layer using the resist pattern
US7196014B2 (en) * 2004-11-08 2007-03-27 International Business Machines Corporation System and method for plasma induced modification and improvement of critical dimension uniformity
US7622393B2 (en) * 2005-11-04 2009-11-24 Tokyo Electron Limited Method and apparatus for manufacturing a semiconductor device, control program thereof and computer-readable storage medium storing the control program
US7556992B2 (en) * 2006-07-31 2009-07-07 Freescale Semiconductor, Inc. Method for forming vertical structures in a semiconductor device
US20080124937A1 (en) * 2006-08-16 2008-05-29 Songlin Xu Selective etching method and apparatus
JP5108489B2 (ja) * 2007-01-16 2012-12-26 株式会社日立ハイテクノロジーズ プラズマ処理方法
US8026180B2 (en) * 2007-07-12 2011-09-27 Micron Technology, Inc. Methods of modifying oxide spacers
US8003522B2 (en) * 2007-12-19 2011-08-23 Fairchild Semiconductor Corporation Method for forming trenches with wide upper portion and narrow lower portion
CN103258729B (zh) 2007-12-21 2016-07-06 朗姆研究公司 硅结构的制造和带有形貌控制的深硅蚀刻
US7998872B2 (en) * 2008-02-06 2011-08-16 Tokyo Electron Limited Method for etching a silicon-containing ARC layer to reduce roughness and CD
US8298958B2 (en) * 2008-07-17 2012-10-30 Lam Research Corporation Organic line width roughness with H2 plasma treatment
US8173547B2 (en) * 2008-10-23 2012-05-08 Lam Research Corporation Silicon etch with passivation using plasma enhanced oxidation
US8394722B2 (en) * 2008-11-03 2013-03-12 Lam Research Corporation Bi-layer, tri-layer mask CD control
CN102308366B (zh) * 2009-02-06 2015-08-12 Lg化学株式会社 触摸屏及其制备方法
US8236700B2 (en) * 2009-08-17 2012-08-07 Tokyo Electron Limited Method for patterning an ARC layer using SF6 and a hydrocarbon gas
CN102041508B (zh) * 2009-10-23 2012-07-25 中芯国际集成电路制造(上海)有限公司 刻蚀沟槽的方法
JP5655296B2 (ja) * 2009-12-01 2015-01-21 セントラル硝子株式会社 エッチングガス
US8877641B2 (en) * 2009-12-28 2014-11-04 Spansion Llc Line-edge roughness improvement for small pitches
US20130078815A1 (en) * 2011-09-23 2013-03-28 Nanya Technology Corporation Method for forming semiconductor structure with reduced line edge roughness
CN103854995B (zh) * 2012-12-06 2016-10-19 中微半导体设备(上海)有限公司 一种改善侧壁条痕的刻蚀工艺及其装置
JP6239365B2 (ja) 2013-12-11 2017-11-29 東京エレクトロン株式会社 シリコン層をエッチングする方法
US10734228B2 (en) 2017-12-19 2020-08-04 Tokyo Electron Limited Manufacturing methods to apply stress engineering to self-aligned multi-patterning (SAMP) processes
US11473191B2 (en) * 2019-02-27 2022-10-18 Applied Materials, Inc. Method for creating a dielectric filled nanostructured silica substrate for flat optical devices

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5658425A (en) * 1991-10-16 1997-08-19 Lam Research Corporation Method of etching contact openings with reduced removal rate of underlying electrically conductive titanium silicide layer
JPH05129244A (ja) * 1991-11-05 1993-05-25 Kokusai Electric Co Ltd プラズマエツチング方法及び装置
US5976993A (en) * 1996-03-28 1999-11-02 Applied Materials, Inc. Method for reducing the intrinsic stress of high density plasma films
US5914202A (en) * 1996-06-10 1999-06-22 Sharp Microeletronics Technology, Inc. Method for forming a multi-level reticle
JP4022954B2 (ja) * 1997-01-29 2007-12-19 ソニー株式会社 複合材料及びその製造方法、基体処理装置及びその作製方法、基体載置ステージ及びその作製方法、並びに基体処理方法
US6090304A (en) * 1997-08-28 2000-07-18 Lam Research Corporation Methods for selective plasma etch
US6080680A (en) * 1997-12-19 2000-06-27 Lam Research Corporation Method and composition for dry etching in semiconductor fabrication
US6340435B1 (en) * 1998-02-11 2002-01-22 Applied Materials, Inc. Integrated low K dielectrics and etch stops
US6027861A (en) * 1998-03-20 2000-02-22 Taiwan Semiconductor Manufacturing Company VLSIC patterning process
US6380096B2 (en) * 1998-07-09 2002-04-30 Applied Materials, Inc. In-situ integrated oxide etch process particularly useful for copper dual damascene
JP3725430B2 (ja) * 1999-04-06 2005-12-14 東京エレクトロン株式会社 電極およびプラズマ処理装置
US6444039B1 (en) * 2000-03-07 2002-09-03 Simplus Systems Corporation Three-dimensional showerhead apparatus
US6403491B1 (en) * 2000-11-01 2002-06-11 Applied Materials, Inc. Etch method using a dielectric etch chamber with expanded process window
JPWO2002049089A1 (ja) * 2000-12-14 2004-04-15 東京エレクトロン株式会社 多孔質絶縁膜のエッチング方法、デュアルダマシンプロセスおよび半導体装置
US20020121500A1 (en) * 2000-12-22 2002-09-05 Rao Annapragada Method of etching with NH3 and fluorine chemistries
US6518174B2 (en) * 2000-12-22 2003-02-11 Lam Research Corporation Combined resist strip and barrier etch process for dual damascene structures
US6786175B2 (en) * 2001-08-08 2004-09-07 Lam Research Corporation Showerhead electrode design for semiconductor processing reactor
JP2003077900A (ja) * 2001-09-06 2003-03-14 Hitachi Ltd 半導体装置の製造方法
TWI276153B (en) * 2001-11-12 2007-03-11 Hynix Semiconductor Inc Method for fabricating semiconductor device
US6495469B1 (en) * 2001-12-03 2002-12-17 Taiwan Semiconductor Manufacturing Company High selectivity, low etch depth micro-loading process for non stop layer damascene etch
US6867145B2 (en) 2001-12-17 2005-03-15 Hynix Semiconductor Inc. Method for fabricating semiconductor device using photoresist pattern formed with argon fluoride laser
JP3638266B2 (ja) * 2001-12-26 2005-04-13 株式会社半導体先端テクノロジーズ 半導体装置の製造方法
US6828251B2 (en) * 2002-02-15 2004-12-07 Taiwan Semiconductor Manufacturing Co., Ltd. Method for improved plasma etching control
US6686293B2 (en) * 2002-05-10 2004-02-03 Applied Materials, Inc Method of etching a trench in a silicon-containing dielectric material
US6902648B2 (en) * 2003-01-09 2005-06-07 Oki Electric Industry Co., Ltd. Plasma etching device
US7316761B2 (en) * 2003-02-03 2008-01-08 Applied Materials, Inc. Apparatus for uniformly etching a dielectric layer

Similar Documents

Publication Publication Date Title
JP2007511096A5 (ja)
TWI743072B (zh) 蝕刻方法及蝕刻裝置
TWI706460B (zh) 電漿蝕刻方法
US9881807B2 (en) Method for atomic layer etching
JP2008524851A5 (ja)
CN103210478B (zh) 两阶段的均匀干式蚀刻
JP6688864B2 (ja) エッチング方法及びプラズマ処理装置
JP5632280B2 (ja) 異なるアスペクト比の構成を誘電層内にエッチングするための方法、及びその方法によって作成される半導体デバイス、並びにそのための装置
JP2007503720A5 (ja)
JP2008060566A5 (ja)
TWI723096B (zh) 蝕刻方法
TW200952069A (en) Plasma processing method and computer readable storage medium
TWI743123B (zh) 電漿處理方法
JP2023041914A (ja) エッチング方法及びプラズマ処理装置
TW201220388A (en) Plasma processing method and storage medium
JP2023041914A5 (ja) プラズマ処理装置及びエッチング方法
JP2013110415A (ja) 半導体製造装置及び半導体製造方法
JP6621882B2 (ja) エッチング装置
CN109219866A (zh) 蚀刻方法
JP7101096B2 (ja) プラズマ処理方法及びプラズマ処理装置
TWI632591B (zh) 間隔件側壁遮罩之雕塑方法及系統
JP2009543351A5 (ja)
JP2008172184A (ja) プラズマエッチング方法、プラズマエッチング装置、制御プログラム及びコンピュータ記憶媒体
JP6928548B2 (ja) エッチング方法
JP7222940B2 (ja) エッチング方法及びプラズマ処理装置