JP2007504666A - イメージングのための光センサにおける暗電流の抑制 - Google Patents
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Abstract
酸化物アイソレーション領域と光センサとの間に局在するハロゲンの豊富な領域を有する画素セルである。ハロゲンの豊富な領域はアイソレーション領域から光センサへの漏れを阻止し、それによって、イメージャ内の暗電流を抑制する。
Description
本発明は、一般にイメージング装置に係わり、特に、ハロゲンの豊富な領域がその中に形成され、光センサ内の暗電流を抑制するイメージング装置画素セルに関係する。
電荷結合デバイス(CCD)および相補型金属酸化物半導体(CMOS)センサを含むイメージング装置は、フォトイメージングアプリケーションに普及している。
典型的なCMOSイメージング回路、その処理ステップ、および、イメージング回路の種々のCMOS素子の機能の詳細な説明は、たとえば、Rhodesへの米国特許第6,140,630号、Rhodesへの米国特許第6,376,868号、Rhodesらへの米国特許第6,310,366号、Rhodesへの米国特許第6,326,652号、Rhodesへの米国特許第6,204,524号、および、Rhodesへの米国特許第6,333,205号に記載されている。上記特許のそれぞれの開示内容は参考のためその全体がここに組み込まれる。
イメージャは、たとえば、CMOSイメージャは、画素セルの焦点面アレイを含み、各セルは、光センサ、たとえば、基板の上に重なり、基板のドープ領域に光生成電荷を生ずる光ゲート、光導体、または、フォトダイオードを含む。読み出し回路は画素セル毎に設けられ、少なくともソースフォロワトランジスタおよびこのソースフォロワトランジスタを行出力ラインに結合する行選択トランジスタを含む。画素セルは典型的に、ソースフォロワトランジスタのゲートに接続された浮遊拡散ノードをさらに有する。このイメージャは、光センサから、浮遊拡散ノードとこの浮遊拡散ノードを電荷転送前に所定の電荷レベルまでリセットするリセットトランジスタへ電荷を転送する転送トランジスタをさらに含む。
CMOSイメージャのようなイメージセンサの従来の画素セル10は図1に示されている。画素セル10は典型的に、p基板14内にp領域12aおよびn領域12bを有する光センサ12を含む。光センサ12のp領域12aは典型的に、光センサ12の効率的な動作のためp基板14の電位に結合される。画素セル10は、ゲートが関連付けられた転送トランジスタ16、高ドープp型ウェル20に形成された浮遊拡散領域18、および、ゲートが関連付けられたリセットトランジスタ22をさらに含む。リセットトランジスタ22は、浮遊拡散領域18を電荷転送前に所定の電荷レベルまでリセットするときに使用される関連したソース/ドレイン領域30を有する。
光センサ12のp領域12aの表面に衝突する光子は、光センサ12のn領域12bに集められる電子を生成する。転送ゲート16がオンであるとき、n領域12b内の光子生成電子は、光センサ12と浮遊拡散領域18との間に存在する電位差の結果として浮遊拡散領域18へ転送される。浮遊拡散領域18はソースフォロワトランジスタ24のゲートに結合され、このソースフォロワトランジスタは浮遊拡散領域18によって一時的に蓄積された電荷を受け取り、その電荷を行選択トランジスタ26の第1のソース/ドレイン端子へ転送する。行選択信号RSがハイ状態になるとき、光子生成電荷は列ライン28へ転送され、そこで光子生成電荷はサンプル/ホールドおよび処理回路(図示せず)によってさらに処理される。
画素セル10は典型的に2個のアイソレーション領域32の間に形成される。図示された画素セル10では、2個の分離(Isolation)領域は浅いトレンチ分離(Shallow Nenchi Isolation:STI)領域32である。画素セル10は画素セルアレイ内の数百または数千個のうちの1個に過ぎないので、STI領域32は隣接する画素間のクロストークを阻止する。画素セルアレイは典型的に行および列として編成される。各行および列は、以下で詳述されるように、全体としてデジタル化画像を生成するため順々に読み出される。
一般に、STI領域32の製造は、隣接する画素間に物理的かつ電気的障壁を設けるために、基板14へのトレンチのエッチングと誘電体によるトレンチの充填とを含む。再充填されたトレンチ構造、たとえば、STI領域32は、乾式異方性若しくはその他のエッチングプロセスによってトレンチをエッチングし、その後に化学気相成長法(CVD)若しくは高密度プラズマ法(HDP)で堆積した酸化シリコン若しくは二酸化シリコン(SiO2)のような誘電体によってトレンチを埋めることにより形成される。充填されたトレンチは、次に、化学機械平坦化(CMP)、または、エッチバックプロセスによって平坦化されるので、誘電体はトレンチだけに残り、その上面はシリコン基板の上面と同じ高さを保つ。
しかし、STI領域32の間に画素セル10を形成することは画素セル10の動作に問題を生じる。たとえば、ここでは、総称してSTI境界32aと称されるSTI側壁および底部は、基板14より高いシリコン濃度を有し、トランジスタ(たとえば、転送トランジスタ16)のシリコン/ゲート酸化物境界面より高濃度の「トラップサイト」をSTI境界32aに沿って作成する。トラップサイトは、電子または正孔を捕捉できる二酸化シリコン/シリコン境界面内のエリアである。トラップサイトは、STI境界32aとシリコン基板14との間の二酸化シリコン/シリコン境界面に沿った不良から生じる。たとえば、二酸化シリコン/シリコン境界面に沿ったダングリングボンド、すなわち、破壊されたボンドは電子または正孔を捕捉する。
トラップサイトは典型的には荷電していないが、電子および正孔がその中に捕捉されるときに活性化される。高エネルギー電子または正孔はホットキャリアと呼ばれる。ホットキャリアは有効なトラップサイトに捕捉され、デバイスの固定電荷に寄与し、デバイスの閾値電圧およびその他の電気特性を変化させる。STI境界32aは、STI境界32aに沿った異なる結晶配向面に起因してより高レベルの欠陥密度を含む。高い欠陥濃度は、より高いトラップサイトと共に、STI境界32aに沿ったより高い漏れレベルをもたらす一定電荷が光センサ12に漏れるので、光センサ12の内側または近くのトラップサイトからの電流生成はCMOSイメージャ内の暗電流(すなわち、光のない光センサにおける電流)の原因となる。暗電流は光センサの動作および性能に悪影響をもたらす。したがって、電流生成または電流漏れを阻止するアイソレーション技術を提供することが望ましい。
本発明はイメージャ装置の画素セルにおける電流生成および漏れを阻止するアイソレーション技術を提供する。
上記およびその他の特長と効果は、アイソレーション領域と光センサとの間に局在するハロゲンの豊富な領域を有する画素セルを設けることにより発明の様々な実施形態において達成される。ハロゲンの豊富な領域はアイソレーション領域から光センサへの漏れを阻止し、それによって、イメージャ内の暗電流を抑制する。
発明の上記の特長および効果は、添付図面を参照して記載された以下の詳細な説明からより明瞭に理解される。
以下の詳細な説明では、この文書の一部を形成し、一例として発明が実施される具体的な実施形態を示す添付図面が参照される。これらの実施形態は当業者が発明を実施できるようにするため十分詳細に記載され、その他の実施形態を利用してもよく、構造的、論理的かつ電気的な変更が本発明の精神および範囲を逸脱することなくなされることが理解されるべきである。記載された処理ステップの工程は典型的な発明の実施形態であるが、ステップの系列はこの文書に記載された系列に限定されることなく、必ずある特定の順序で現れるステップを除いて、技術的に知られているように変更される。
用語「半導体基板」、「シリコン基板」および「基板」は、半導体ベースの構造をどれでも包含することを理解すべきである。半導体構造は、シリコンと、シリコンオンインシュレータ(SOI)と、シリコンオンサファイア(SOS)と、シリコンゲルマニウムと、ドープおよび非ドープの半導体と、ベース半導体基体によって支持されたシリコンのエピタキシャル層と、その他の半導体構造とを含むことが理解されるべきである。以下の説明において基板を参照するとき、前のプロセスステップは、ベース半導体若しくは基体の中または上に領域若しくは接合を形成するために利用されている。
この文書中で使用される用語「画素」は、光子を電気信号に変換する光センサを含む光素子ユニットセルを参照する。説明の目的のため、単一の代表的な画素およびその形成方法がこの文書の図と本文に示されるが、典型的に、複数の類似した画素の製造が同時に進行する。したがって、以下の詳細な説明は限定的な意味で解釈されるべきでなく、本発明の範囲は特許請求の範囲だけによって規定される。
本文書中で使用される用語「ハロゲンの豊富な領域」は基板内のイオンの豊富な領域を参照する。基板に形成されたイオンは、フッ素、塩素、臭素、ヨウ素、または、それらのいずれかの組み合わせを含むが、それらに限定されないハロゲンイオンのいずれかを含む。
以下の説明中、発明は便宜上CMOSイメージャに関して記載されるが、発明はどのようなイメージャセルのどのような光センサに対しても広く適用できる。たとえば、ピンとして示されているが、光センサ12(図2)はp−n接合フォトダイオード、ショットキーフォトダイオード、光ゲート、または、その他の適当な光変換デバイスであればよい。その上、CMOSイメージャに関して記載されているが、発明は電荷結合デバイスにも適用可能である。
ここで図面を参照すると、類似した参照番号は類似した要素を指定し、図2は、本発明の一実施形態によって構成された典型的な画素セル100を示す。画素セル100は図1の画素セルと類似し、シリコン基板14に接触するSTI境界32aの周りに局在するハロゲンの豊富な領域34を有するという重要な改良点がある。上記のように、ハロゲンの豊富な領域34は、フッ素、塩素、臭素、ヨウ素、または、それらのいずれかの組み合わせを含むが、それらに限定されないハロゲンイオンを含む。
本発明によれば、ハロゲンの豊富な領域34は、約1×1013/cm3〜約1×1016/cm3の範囲内のハロゲンイオン濃度を有し、約300〜800Åの範囲にピークイオン濃度をもつ。図示された実施形態では、ハロゲンの豊富な領域34は、約1×1014/cm3のハロゲンイオン濃度を有し、約500Åの深さまで実質的に同質のイオン濃度を有する。
ハロゲンの豊富な領域34は、STI境界32aと基板14との間の二酸化シリコン/シリコン境界面に見られる欠陥の個数を減少させないが、ハロゲンの豊富な領域34は(図1に関して説明した)従来の画素セルに見られる電流生成または電流漏れの影響を阻止する。ハロゲンの豊富な領域34は、二酸化シリコン/シリコン境界面の付近のダングリングボンドまたはブロークンボンドに関連付けられた電荷を補償するように作用する。ダングリングボンドに関連付けられた電荷を補償することにより、得られる画素セル100は、電流生成および/または電流漏れを減少させるので、暗電流を抑制した。
図3〜6は、イオン打ち込みによって図2の画素セル100を形成する典型的な方法の段階を示す。図3は、従来のエッチング方法によって形成されたトレンチ36を有する基板14を示す。たとえば、トレンチ36は、化学エッチング、異方性エッチング、反応性イオンエッチング(RIE)、または、基板14にトレンチを作成するその他の手段によってエッチングされる。マスク38は、トレンチ36およびトレンチ36に隣接する基板14の望ましい表面が露出するように基板14に配置される。マスク38は、図3に矢印として示されるハロゲンイオン打ち込みから保護する基板14の表面を保護するために役立つ。ハロゲンイオン打ち込みは基板14に局在するハロゲンの豊富な領域34を生じる。
本発明の典型的な実施形態によれば、ハロゲンの豊富な領域34は、基板14の表面から、約300Å〜約800Åのレンジ内の深さを達成するため、約10keV〜約50keVのレンジ内の打ち込みエネルギーでドープされる。例示された画素セル100は、約500Åの深さでピークハロゲンイオン濃度を達成するために約25keVの打ち込みエネルギーで打ち込まれる。以下に表1に関して説明されるように、選択されたイオンエネルギーは、基板14の表面から特定の深さでハロゲンイオンのピーク濃度を生じる。表1は、ハロゲン種としてフッ素を使用する打ち込み条件に対する種々のイオンエネルギーレンジ(イオンエネルギー)、所与のイオンエネルギーにおけるピーク濃度の深さ(レンジ)、ピーク濃度深さからの垂直標準偏差(縦方向ばらつき)、および、ピーク濃度のエリアからの水平標準偏差(横方向ばらつき)を示す。
図4は基板14内のSTI領域32の形成を示す。特に、トレンチ36は、化学気相成長(CVD)による酸化シリコン若しくは二酸化シリコン、または、高密度プラズマ(HDP)堆積による酸化シリコン若しくは二酸化シリコンを含むが、それらに限定されない誘電体で充填される。誘電体で充たされたトレンチは、次に、誘電体がトレンチ36だけに残り、STI領域32が基板14の表面と同じ高さである上面を有するように、化学機械的研磨(CMP)またはエッチバックプロセスによって平坦化される。
図5は、基板14に形成されたp領域12aおよびn領域12bを有する光センサ12の形成を示す。光センサはp−n−pフォトダイオードに関して例示され、記載されているが、発明をこのような光センサに限定することは意図されていないことに注意すべきである。たとえば、記載された光センサ12はn−p−nフォトダイオード、フォトゲート、または、光を電荷に変換する能力を備えた何らかの適当な光変換デバイスでもよい。図5は、基板14におけるより高ドープのp型ウェル20の形成をさらに示す。その上、転送トランジスタゲート16aおよびリセットトランジスタゲート22aは従来の方法により形成される。転送トランジスタゲート16aは、4トランジスタ(4T)構成を有する画素セル100だけに形成されることに注意すべきである。転送トランジスタ16(図6)は、画素セル100内の任意的なトランジスタであり、画素セル100は、転送トランジスタを持たない3トランジスタ(3T)コンフィギュレーションを有することもある。あるいは、画像セル100は、5以上もしくは3未満のトランジスタを有することもある。
図6は、ゲートスタック16a、22aの両側のゲートスタック側壁絶縁体16b、22bの形成を、それぞれ転送トランジスタゲート16およびリセットトランジスタゲート22の形成と共に示す。図6は、p型ウェル20内のn型領域、特に、浮遊拡散領域18およびソース/ドレイン領域30の形成をさらに示す。読み出し回路(概略的に示される)が同様に形成され、ソースフォロワトランジスタ24、行選択トランジスタ26、および、列ライン28を含む。
図3〜6は、基板14にハロゲンの豊富な領域34を形成する一つの典型的な方法だけを示し、限定的であることは意図されていない。基板14内にハロゲンの豊富な領域34を形成するその他の方法が同様に利用され、結果として図2に示された画素セル100が得られる。たとえば、ハロゲン種は高密度プラズマ(HDP)堆積プロセスを通じて導入される。ハロゲン種を基板14に導入する別の方法は固体ソース拡散による。
図7の例示された画素セル200は、ハロゲンの豊富な領域34がSTI領域32と光センサ12との間に局在する本発明の第2の実施形態である。ほとんどの漏れはSTI側壁32b、特に、光センサ12のp領域12aと接触するSTI側壁32bの部分から生じるので、ハロゲンの豊富な領域34は光センサ12とSTI側壁32bとの間に局在し、なおも暗電流を抑制するために役立つ。
漏れの原因となる別の領域は、図8に示された、STI底部32cである。図8の例示された画素セル300では、ハロゲンの豊富な領域34は、光センサ12とSTI側壁32bとの間に局在するのに加えて、STI領域32の下に局在する。STI領域32の下にハロゲンドープ領域34を形成することにより、ハロゲンの豊富な領域34はSTI底部32cに位置するトラップサイトサイトに対抗し、それによって、画素セル300内の暗電流を抑制する。
図9を参照すると、ハロゲンの豊富な領域34は基板14の上部領域40内に形成される。ハロゲンの豊富な領域34を基板14の上部領域40の全体の内側に形成することは、図2〜8に関して説明されたように、STI境界32aと基板14との間の二酸化シリコン/シリコン境界面で見られる欠陥の影響に対抗するだけでなく、転送トランジスタゲート16a(図5)と基板14との間、または、リセットトランジスタゲート22a(図5)と基板14との間のシリコン/ゲート酸化物境界面42に見られる欠陥の悪影響にも対抗する。図1に関して説明したように、シリコン/ゲート酸化物境界面42は、ゲート酸化物(たとえば、図5の転送トランジスタゲート16a)と基板14とに沿ってトラップサイトを作成する欠陥を含む。ハロゲンの豊富な領域34はトラップサイトの有害な影響に対抗し、結果として、画素セル400は電流生成または電流漏れを阻止する。
図10は、トレンチ36をCVDまたはHDPで堆積した酸化シリコンまたは二酸化シリコンで充填する前に、トレンチ36(図4)がハロゲン化された低誘電率材料46で満たされる画素セル500を示す。たとえば、トレンチ36は、フッ素化酸化シリコン(SiOF)で満たされ、次に、CVD酸化シリコン材料で充填され、STI領域32を形成する。トレンチ36にハロゲン化された低誘電率材料46、たとえば、SiOFを満たすことにより、ハロゲンは基板14に拡散し、ハロゲンの豊富な領域34をSTI領域32と基板14との間に形成する。薄い材料として示されているが、ハロゲン化された低誘電率材料46はトレンチ全体を埋め、たとえば、SiOFからなるSTI領域を形成してもよい。
本発明の画素セル100、200、300、400、500は、イメージャ装置を形成するため周辺回路と組み合わされる。たとえば、図11は、画素アレイ900を有するCMOSイメージャ装置908のブロック図を示す。画素アレイ900は、所定の本数の列と行に並べられた複数の画素を備える。例示された画素アレイ900は、図2〜10に関して説明されたような本発明の典型的な実施形態のいずれか一つによって構成された少なくとも1個の画素セル100、200、300、400、500を格納する。明瞭さのために、図11のCMOSイメージャ908は、ここでは、少なくとも1個の図6の画素セル100を組み込むものとして説明されるが、このことはCMOSイメージャ908をそのような実施形態に限定することを意図していない。
アレイ900内の各行の画素セル100は、行選択ラインによって同時にすべてがオンにされ、各列の画素セル100はそれぞれの列選択ラインによって選択的に出力される。複数の行および列ラインがアレイ900全体に対して設けられる。行ラインは行アドレスデコーダ920に応答して行ドライバ910によって順々に選択的に活性化され、列選択ラインは列アドレスデコーダ970に応答して列ドライバ960によって行の活性化毎に順々に選択的にアクティブ化される。CMOSイメージャ908は、画素読み出しのため適切な行および列ラインを選択するアドレスデコーダ920、970を制御し、駆動電圧を選択された行および列ラインの駆動トランジスタへ供給するために行および列ドライバ回路910、960を制御する制御回路950によって動作させられる。
画素出力信号は、典型的に、リセットされるときに浮遊拡散ノード(たとえば、図6の18)から取り込まれた画素リセット信号Vrstと、イメージによって生成された電荷が浮遊拡散ノード(たとえば、図6の18)へ転送された後に、そのノードから取り込まれた画素イメージ信号Vsigとを含む。Vrst信号およびVsig信号は、サンプルアンドホールド回路961によって読まれ、差動増幅器962によって減算され、差動増幅器は画素セル100毎に差信号(Vrst−Vsig)を生成し、この差信号は画素に衝突する光の量を表す。この信号差はアナログデジタル変換器975によってデジタル化される。デジタル化された画素差信号は、次に、デジタル画像を形成するためにイメージプロセッサ980へ供給される。その上、図11に示されるように、CMOSイメージャ装置908は単一の半導体チップ(たとえば、ウェハ1100)に含まれる。
図12は、図11に示されたイメージャ装置908を組み込むように変更された典型的なプロセッサベースのシステムである、システム1000を示す。プロセッサベースのシステムは、イメージャ装置908を組み込むことができるデジタル回路のシステムを例示する。プロセッサベースのシステムの例には、限定されることなく、コンピュータシステム、カメラシステム、スキャナ、マシンビジョンシステム、車両ナビゲーションシステム、テレビ電話、監視システム、自動焦点システム、スタートラッカシステム、運動検出システム、画像安定化システム、および、高品位テレビのためのデータ圧縮システムが含まれ、そのいずれもが本発明を利用可能である。
システム1000は、アレイ900の画素が本発明の種々の実施形態のいずれかによって構成された図11に示された全体的な構造を有するイメージャ装置908を含む。システム1000は、バス1004を介して種々の装置と通信する中央処理ユニット(CPU)を有するプロセッサ1002を含む。バス1004に接続された装置の一部は、システム1000への、および、システム1000からの通信を提供し、入出力(I/O)装置1006およびイメージャ装置908はこのような通信装置の例である。バス1004に接続されたその他の装置は、ランダムアクセスメモリ(RAM)1010を例示的に含むメモリと、ハードドライブ1012と、フロッピーディスクドライブ1014およびコンパクトディスク(CD)ドライブ1016のような1台以上の周辺記憶装置とを提供する。イメージャ装置908は、CPU1002またはシステム1000のその他のコンポーネントから制御データまたはその他のデータを受信する。イメージャ装置908は、代わりに、画像処理、または、その他の画像操作演算のため、画像を定義する信号をプロセッサ1002へ供給する。
本発明は、光センサ12とSTI領域32との間に形成されたハロゲンの豊富な領域34(図2〜10)を有するCMOS画素セルを特に参照して説明されているが、本発明はより広い適用範囲を有し、どのようなイメージング装置でも使用されることに注意すべきである。たとえば、本発明は、電荷結合デバイス(CCD)イメージャと共に使用される。上記の本文および図面は、本発明の目的、特長および効果を実現する好ましい実施形態を例示する。ある種の効果および好ましい実施形態が説明されているが、当業者は、置換、付加、削除、変形、および/または、その他の変更が発明の精神または範囲を逸脱することなくなされることを認めるであろう。したがって、発明は上記の説明によって限定されるのではなく、特許請求の範囲だけによって限定される。
Claims (39)
- 半導体基板と関連して第1のドープ領域および第2のドープ領域を有する光センサと、
前記基板に形成されたアイソレーション領域と、
前記アイソレーション領域の少なくとも側壁領域に局在するハロゲンの豊富な領域と、
を備える画素セル。 - 前記ハロゲンの豊富な領域が前記アイソレーション領域と前記光センサとの間にあることを特徴とする請求項1に記載の画素セル。
- 前記ハロゲンの豊富な領域が、フッ素、塩素、臭素、ヨウ素、および、フッ素と塩素と臭素とヨウ素のいずれかの組み合わせよりなる群から選択されたイオンで形成されることを特徴とする請求項1に記載の画素セル。
- 前記ハロゲンの豊富な領域と前記光センサの前記第1のドープ領域が重なり合うことを特徴とする請求項1に記載の画素セル。
- 前記ハロゲンの豊富な領域が前記半導体基板の表面より約300Åから約800Åまでの深さを有することを特徴とする請求項1に記載の画素セル。
- 前記ハロゲンの豊富な領域が約5×1013/cm3〜約5×1015/cm3のハロゲンイオンの濃度を有することを特徴とする請求項1に記載の画素セル。
- 読み出し回路に電気的に接続された電荷収集領域をさらに備える、請求項1に記載の画素セル。
- 前記光センサと前記電荷収集領域との間に形成され、前記光センサと前記電荷収集領域を接続する転送トランジスタをさらに備える、請求項7に記載の画素セル。
- 画素セルのアレイを備える集積回路であって、
前記アレイの少なくとも1個の画素セルが、
アイソレーション領域が内部に形成された半導体基板と、
前記半導体基板と関連して第1のドープ領域および第2のドープ領域を有する光センサと、
前記アイソレーション領域の下側で、かつ、前記光センサと前記アイソレーション領域との間にあるハロゲンの豊富な領域と、
前記半導体基板に形成され、前記アレイに電気的に接続され、前記アレイによって獲得された画像を表す画素信号を処理し、前記画像を表す出力データを供給する信号処理回路と、
を備える、集積回路。 - 前記ハロゲンの豊富な領域が、フッ素、塩素、臭素、ヨウ素、および、フッ素と塩素と臭素とヨウ素のいずれかの組み合わせよりなる群から選択されたイオンで形成されることを特徴とする請求項9に記載の集積回路。
- 前記ハロゲンの豊富な領域が前記半導体基板の表面より約300Åから約800Åまでの深さを有することを特徴とする請求項9に記載の集積回路。
- 前記ハロゲンの豊富な領域が約5×1013/cm3〜約5×1015/cm3のハロゲンイオンの濃度を有することを特徴とする請求項9に記載の集積回路。
- 前記少なくとも1個の画素セルが前記半導体基板に形成された電荷収集領域をさらに備える、請求項9に記載の集積回路。
- 前記少なくとも1個の画素セルが前記光センサと前記電荷収集領域との間に形成された転送トランジスタをさらに備える、請求項13に記載の集積回路。
- プロセッサと、
前記プロセッサに接続され、複数の画素セルを格納するイメージングアレイを備えるイメージング装置と、
を備え、少なくとも1個の画素セルが、
ハロゲンの豊富な領域を有する半導体基板と、
前記ハロゲンの豊富な領域の内部にあるアイソレーション領域と、
前記半導体基板と関連した第1のドープ領域および第2のドープ領域を有する光センサと、
前記半導体基板の内部にあり、前記光センサからの信号を供給する読み出し回路と、
を備える、
画像処理システム。 - トレンチが内部に形成された半導体基板と、
前記半導体基板の上面より約300Åから約800Åまで形成されたハロゲンの豊富な領域と、
前記半導体基板と関連した第1のドープ領域および第2のドープ領域を有する光センサと、
前記半導体基板の前記トレンチの内部に形成されたアイソレーション領域と、
を備えることを特徴とする画素セル。 - 前記ハロゲンの豊富な領域が、フッ素、塩素、臭素、ヨウ素、および、フッ素と塩素と臭素とヨウ素のいずれかの組み合わせよりなる群から選択されたイオンで形成されることを特徴とする請求項16に記載の画素セル。
- 前記ハロゲンの豊富な領域と関連し、読み出し回路に電気的に接続された電荷収集領域をさらに備える、請求項16に記載の画素セル。
- 前記ハロゲンの豊富な領域と関連し、前記光センサと前記電荷収集領域との間にある転送トランジスタをさらに備える、請求項18に記載の画素セル。
- 前記ハロゲンの豊富な領域と関連して形成され、前記電荷収集領域と電気的に接続されたリセットトランジスタをさらに備える、請求項19に記載の画素セル。
- 画素のアレイを備える集積回路であって、
前記アレイの少なくとも1個の画素セルが、
少なくとも1個のトレンチが内部に形成された半導体基板と、
前記少なくとも1個のトレンチの内部に形成されたハロゲン化された低誘電率材料と、
前記半導体基板と関連した第1のドープ領域および第2のドープ領域を有する光センサと、
前記半導体基板に形成され、前記アレイに電気的に接続され、前記アレイによって獲得された画像を表す画素信号を受信し処理し、前記画像を表す出力データを供給する信号処理回路と、
を備える、集積回路。 - 前記ハロゲン化された低誘電率材料が、フッ素、塩素、臭素、ヨウ素、および、フッ素と塩素と臭素とヨウ素のいずれかの組み合わせよりなる群から選択されたイオンで形成されることを特徴とする請求項21に記載の集積回路。
- 前記ハロゲン化された低誘電率材料がフッ素化酸化シリコンから作られることを特徴とする請求項21に記載の集積回路。
- 前記ハロゲン化された低誘電率材料が前記半導体基板の最上面に対し平面的であることを特徴とする請求項21に記載の集積回路。
- 画素セルを形成する方法であって、
半導体基板にトレンチを形成するステップと、
少なくとも前記トレンチの側壁領域に局在するハロゲンの豊富な領域を形成するステップと、
前記トレンチを誘電体材料で充填するステップと、
前記半導体基板と関連した第1のドープ領域および第2のドープ領域を有する光センサを形成するステップと、
を備える方法。 - 前記ハロゲンの豊富な領域を形成するステップが、フッ素、塩素、臭素、ヨウ素、および、フッ素と塩素と臭素とヨウ素のいずれかの組み合わせよりなる群から選択されたイオンを前記基板にドープするステップを含むことを特徴とする請求項25に記載の方法。
- 前記基板にドープするステップがイオン打ち込みによって実行されることを特徴とする請求項26に記載の方法。
- 前記基板にドープするステップが高密度プラズマ堆積プロセスによってハロゲンを組み込むことにより実行されることを特徴とする請求項26に記載の方法。
- 前記基板にドープするステップがハロゲンイオンの固体ソース拡散によって実行されることを特徴とする請求項26に記載の方法。
- 前記ハロゲンの豊富な領域が前記半導体基板の表面より約300Åから約800Åまでの深さで形成されることを特徴とする請求項25に記載の方法。
- 約5×1013/cm3〜約5×1015/cm3のハロゲンの濃度を有する前記ハロゲンの豊富な領域が形成されることを特徴とする請求項25に記載の方法。
- 前記光センサの前記第1のドープ領域が前記ハロゲンの豊富な領域と重なり合うように形成されることを特徴とする請求項25に記載の方法。
- 前記ハロゲンの豊富な領域を形成するステップの前に前記半導体基板の上にマスクを設けるステップをさらに備える、請求項25に記載の方法。
- 前記半導体基板に電荷収集領域を形成するステップをさらに備える、請求項25に記載の方法。
- 前記光センサと前記電荷収集領域との間に転送トランジスタを形成するステップをさらに備える、請求項34に記載の方法。
- 内部に少なくとも1個のトレンチが形成された半導体基板を形成し、前記少なくとも1個のトレンチの少なくとも底部および側壁領域にハロゲンの豊富な領域を形成し、前記半導体基板と関連した第1のドープ領域および第2のドープ領域を有する光センサを形成することにより少なくとも1個の画素セルが形成される、画素のアレイを形成するステップと、
前記半導体基板にあり、前記アレイに電気的に接続され、前記アレイによって獲得された画像を表す画素信号を受信し処理し、前記画像を表す出力データを供給する信号処理回路を形成するステップと、
を備える、集積回路を形成する方法。 - プロセッサを準備するステップと、
前記プロセッサに接続され、少なくとも1個の画素セルが、半導体基板に複数のトレンチを形成し、前記トレンチのそれぞれにハロゲン化された低誘電率材料を形成し、前記半導体基板と関連した第1のドープ領域および第2のドープ領域を有する光センサを形成することにより形成され、複数の画素セルを格納するイメージングアレイを含む、イメージング装置を形成するステップと、
前記半導体基板にあり、前記アレイに電気的に接続され、前記アレイによって獲得された画像を表す画素信号を受信し処理し、前記画像を表す出力データを供給する信号処理回路を形成するステップと、
を備える、画像処理システムを形成する方法。 - 前記ハロゲン化された誘電体層がフッ素化酸化シリコンから作られることを特徴とする請求項37に記載の方法。
- 前記ハロゲン化された低誘電率材料が前記半導体基板の最上面に対し平面的であるように、前記ハロゲン化された低誘電率材料を平坦化するステップをさらに備える、請求項37に記載の方法。
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