JP2007295008A - 電子部品内蔵配線基板の製造方法 - Google Patents
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Abstract
【解決手段】スルーホール層18を備えたコア基板10aの両側に、絶縁性基板と配線パターンとを相互に積層した。各絶縁性基板24,25,32,34,42,44の厚さ方向には導体バンプが貫挿されており、各配線パターン間を電気的に接続している。絶縁性基板のひとつの中には実装された半導体素子が埋設されている。
【選択図】図4
Description
以下、本発明の第1の実施の形態に係る電子部品内蔵配線基板の製造について説明する。図1は本実施形態に係る電子部品内蔵配線基板の製造方法のフローチャートであり、図2、図3及び図4は製造途中の本実施形態に係る電子部品内蔵配線基板の垂直断面図である。
以下、本発明の第2の実施の形態に係る電子部品内蔵配線基板の製造について説明する。図5は本実施形態に係る電子部品内蔵配線基板の製造方法のフローチャートであり、図6、図7及び図8は製造途中の本実施形態に係る電子部品内蔵配線基板の垂直断面図である。
10〜80μm、底面半径が20〜50μmである。これは後述する半導体素子74の大きさに対応させるためである。
本実施形態に係る電子部品内蔵配線基板では、積層した複数の絶縁性基板の一枚の中に、半導体素子が埋設されている。図10は本実施形態に係る電子部品内蔵配線基板の垂直断面図である。本実施形態に係る電子部品内蔵配線基板150では、7層に積層した絶縁性基板121〜127の中のひとつである絶縁性基板123の中に半導体素子281が埋設されている。各絶縁性基板121〜127の表面には配線パターン141がそれぞれ配設されている。各絶縁性基板121〜127の厚さ方向にはペーストバンプ141がそれぞれ貫挿されており、絶縁性基板表面の配線パターン141どうしを電気的に接続している。
本実施形態に係る電子部品内蔵配線基板では、多層に積層した絶縁性基板の中心のコア基板の中に、厚手の半導体素子が埋設されている。図11は本実施形態に係る電子部品内蔵配線基板の垂直断面図である。本実施形態に係る電子部品内蔵配線基板152では、7層に積層した絶縁性基板121〜127の中心に位置するコア基板121の中に厚手の半導体素子741が埋設されている。
本実施形態に係る電子部品内蔵配線基板では、多層に積層した絶縁性基板の異なる層の中に、複数個の半導体素子が埋設されている。図12は本実施形態に係る電子部品内蔵配線基板の垂直断面図である。本実施形態に係る電子部品内蔵配線基板154では、7層に積層した絶縁性基板121〜127のうち、絶縁性基板121と125の中に厚手の半導体素子741が埋設されている。また絶縁性基板123の中には薄手の半導体素子281が埋設されている。一方最上部の絶縁性基板124の上面にも薄手の半導体素子283が実装されている。厚さ方向中央のコア基板121ではスルーホール層181を介して層間接続が形成されている。一方それ以外の絶縁性基板122〜127ではそれぞれ厚さ方向に貫挿されたペーストバンプ221により層間接続が形成されている。
本実施形態に係る電子部品内蔵配線基板では、上記第5の実施形態に係る電子部品内蔵配線基板154において、コア基板121の層間接続にペーストバンプ221を用いた。図13は本実施形態に係る電子部品内蔵配線基板の垂直断面図である。本実施形態に係る電子部品内蔵配線基板156では、絶縁性基板121〜127の厚さ方向中央に位置するコア基板121の層間接続にスルーホール層181の代わりに、厚さ方向にペーストバンプ221を貫挿した。本実施形態に係る電子部品内蔵配線基板156を製造するには、コア基板121としてスルーホール層181を形成する代わりにペーストバンプ221を貫挿する以外は上記第5の実施形態の製造手順に従う。本実施形態によれば、スルーホール層181を形成することなく、複数の半導体素子741,281を絶縁性基板の中に埋設した電子部品内蔵配線基板156を形成することができる。
本実施形態に係る電子部品内蔵配線基板では、上記第5の実施形態の複数個の半導体素子に加え、複数の受動素子が、多層に積層した絶縁性基板の中に埋設されている。図14は本実施形態に係る電子部品内蔵配線基板の垂直断面図である。本実施形態に係る電子部品内蔵配線基板158では、上記第5の実施形態に係る電子部品内蔵配線基板154の半導体素子実装面と同じ絶縁性基板125,122,及び124上面の配線パターン141上にコンデンサーや抵抗体などの受動素子が実装され、絶縁性基板125,121,123内に埋設されている。
Claims (2)
- 一方の面に複数の電極パッドを含む配線パターンが、他方の面には配線パターンが形成され、各面の配線パターンが対向する面間で導体バンプにより層間接続された多層板中間体を用意する工程と、
複数の電極を備えた電子部品を、各電極を前記電極パッドに接続させて前記多層板中間体に実装する工程と、
両面に配線パターンが形成され、各面の配線パターンが厚さ方向に貫通する層間接続部材により層間接続されるとともに前記電子部品が挿通可能な開口部を備え、さらに一方の面の前記配線パターン上には導体バンプが突設されたコア基板を用意する工程と、
両面に配線パターンが形成され、各面の配線パターンが対向する面間で導体バンプにより層間接続され、さらに一方の面の配線パターン上には導体バンプを突設させたバンプ付二層板を用意する工程と、
前記多層板中間体の電子部品実装側の面に、前記電子部品が挿通可能な開口部を有する第1の絶縁基板前駆体を介して、コア基板を、前記突設された導体バンプが多層板中間体の所定の配線パターンを指向し、各開口部には前記電子部品が内挿されるように位置決めして積層し、
コア基板上に、第2の絶縁基板前駆体を介して、バンプ付二層板を、前記突設された導体バンプがコア基板の所定の配線パターンを指向するよう位置決めして積層する工程と、
前記積層された多層板中間体、コア基板、バンプ付二層板及び各絶縁基板前駆体を加熱加圧して、一体化するとともに、前記各絶縁基板前駆体を架橋させ、さらに加熱加圧により前記各絶縁性基板から滲みだした樹脂によりコア基板及び第1の絶縁性基板の開口部の空隙を封止することを特徴とする電子部品内蔵配線基板の製造方法。 - 前記導体バンプがペーストバンプであることを特徴とする請求項1記載の電子部品内蔵配線基板の製造方法。
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Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009130095A (ja) * | 2007-11-22 | 2009-06-11 | Dainippon Printing Co Ltd | 部品内蔵配線板、部品内蔵配線板の製造方法 |
JP2010067834A (ja) * | 2008-09-11 | 2010-03-25 | Dainippon Printing Co Ltd | 電子部品内蔵型の2層配線基板の製造方法及び電子部品内蔵型の2層配線基板 |
US8350388B2 (en) | 2007-11-01 | 2013-01-08 | Dai Nippon Printing Co., Ltd. | Component built-in wiring board and manufacturing method of component built-in wiring board |
TWI455271B (zh) * | 2011-05-24 | 2014-10-01 | 矽品精密工業股份有限公司 | 半導體元件結構及其製法 |
Citations (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH08111574A (ja) * | 1994-10-07 | 1996-04-30 | Toshiba Corp | 実装用印刷配線板およびその製造方法 |
JPH11220262A (ja) * | 1997-11-25 | 1999-08-10 | Matsushita Electric Ind Co Ltd | 回路部品内蔵モジュールおよびその製造方法 |
JP2001015920A (ja) * | 1999-06-30 | 2001-01-19 | Toshiba Corp | 多層プリント配線板及びその製造方法 |
JP2001015926A (ja) * | 1999-06-29 | 2001-01-19 | Nec Corp | プリント配線板 |
JP2001119147A (ja) * | 1999-10-14 | 2001-04-27 | Sony Corp | 電子部品内蔵多層基板及びその製造方法 |
JP2001332866A (ja) * | 2000-05-24 | 2001-11-30 | Matsushita Electric Ind Co Ltd | 回路基板及びその製造方法 |
JP2002093957A (ja) * | 2000-09-11 | 2002-03-29 | Sony Corp | 電子回路装置およびその製造方法 |
JP2003209201A (ja) * | 2002-01-15 | 2003-07-25 | Sony Corp | 半導体ユニット、半導体ユニット製造方法及び半導体装置 |
-
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Patent Citations (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH08111574A (ja) * | 1994-10-07 | 1996-04-30 | Toshiba Corp | 実装用印刷配線板およびその製造方法 |
JPH11220262A (ja) * | 1997-11-25 | 1999-08-10 | Matsushita Electric Ind Co Ltd | 回路部品内蔵モジュールおよびその製造方法 |
JP2001015926A (ja) * | 1999-06-29 | 2001-01-19 | Nec Corp | プリント配線板 |
JP2001015920A (ja) * | 1999-06-30 | 2001-01-19 | Toshiba Corp | 多層プリント配線板及びその製造方法 |
JP2001119147A (ja) * | 1999-10-14 | 2001-04-27 | Sony Corp | 電子部品内蔵多層基板及びその製造方法 |
JP2001332866A (ja) * | 2000-05-24 | 2001-11-30 | Matsushita Electric Ind Co Ltd | 回路基板及びその製造方法 |
JP2002093957A (ja) * | 2000-09-11 | 2002-03-29 | Sony Corp | 電子回路装置およびその製造方法 |
JP2003209201A (ja) * | 2002-01-15 | 2003-07-25 | Sony Corp | 半導体ユニット、半導体ユニット製造方法及び半導体装置 |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8350388B2 (en) | 2007-11-01 | 2013-01-08 | Dai Nippon Printing Co., Ltd. | Component built-in wiring board and manufacturing method of component built-in wiring board |
US8987901B2 (en) | 2007-11-01 | 2015-03-24 | Dai Nippon Printing Co., Ltd. | Component built-in wiring board and manufacturing method of component built-in wiring board |
KR101611804B1 (ko) * | 2007-11-01 | 2016-04-11 | 다이니폰 인사츠 가부시키가이샤 | 부품 내장 배선판, 부품 내장 배선판의 제조 방법 |
JP2009130095A (ja) * | 2007-11-22 | 2009-06-11 | Dainippon Printing Co Ltd | 部品内蔵配線板、部品内蔵配線板の製造方法 |
JP2010067834A (ja) * | 2008-09-11 | 2010-03-25 | Dainippon Printing Co Ltd | 電子部品内蔵型の2層配線基板の製造方法及び電子部品内蔵型の2層配線基板 |
TWI455271B (zh) * | 2011-05-24 | 2014-10-01 | 矽品精密工業股份有限公司 | 半導體元件結構及其製法 |
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Publication number | Publication date |
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