JP2007292752A - 計測器用混合信号表示装置 - Google Patents

Abstract

【課題】ノー・デッド・タイム・データの取り込みにおいて、ロジック信号をアナログ信号と共に同じ高速度で表示のために取り出す。
【解決手段】ロジック信号では全てのトリガ・イベントが検出され、ロジック信号は高速でサンプリングされ、サンプリングされたロジック信号データを生成し、遅延されてプリ・トリガ遅延を提供し、その後に検出されたトリガ・イベントに応じてリアルタイムで取り出される。サンプリングされたロジック信号データの遅延にFIFO20が使用され、表示されるトリガ・イベント位置をFIFOの実効深さで粗調整する。高速描画エンジン22は、FIFOからサンプリングされたロジック信号データをデータ・サンプル又は圧縮コードとして受け、描画エンジンのメモリの各ロジック状態を示す４行を使用してロジック波形を描く。
【選択図】図１

Description

本発明は取り込まれた信号データの表示装置に関し、特に「ノー・デッド・タイム（又はデッド・タイムなし）」データ取り込み（又はアクイジション）アーキテクチャを使用してアナログ及びロジック信号波形の両方を表示する計測器用混合信号表示装置に関する。

混合信号計測器では、アナログ信号はデジタイズ（デジタル化、即ちアナログ・デジタル変換）されると共にロジック信号はサンプリングされる。旧タイプの計測器では、アナログ信号のデジタイズ速度は、しばしばロジック信号のサンプリング速度とマッチング（一致）している。このデジタイズ速度がアナログ信号のチャンネル帯域幅に対して十分に早いと、デジタイズされたアナログ信号を補間することが可能であり、それにより表示分解能がデジタイズされたアナログ信号データの分解能よりも大きい場合であっても、連続したアナログ波形を表示スクリーンに描画することが可能である。サンプリングされたロジック信号データは補間が不可能であるので、ロジック信号をシステム・クロックよりも十分高速でサンプリングするハードウェアが開発された。斯かるハードウェアは、米国オレゴン州ビーバートンのテクトロニクス社により製造されるＴＬＡシリーズのロジック・アナライザに見られるＭａｇｎｉＶｕ（商標）取り込みシステムに実用化されているロジック・アナライザに現在使用されている（米国特許第５５２６２８６号明細書参照）。

この計測器は、取り込まれたアナログ及び／又はロジック信号データを取り込みメモリにストア（格納）する。同時に、トリガ・システムは、１以上の入力信号チャンネルを観測し、トリガ・イベント（トリガ用現象）を検出する。プリ・トリガ時間データ（即ち、トリガ現象の前のデータ）は取り込みメモリにストアされるが、トリガ・システムにより検出されたトリガ・イベントは無視される。プリ・トリガ・データがストアされた後、検出されたトリガ・イベントはポスト・トリガ時間を開始させ、この期間中にデータは取り込みメモリにストアされ続ける。一度ポスト・トリガ時間が開始すると、別の検出されたトリガ・イベントは無視される。このポスト・トリガ時間の終わりに、取り込みメモリへのデータの書き込みは停止される。次に、デジタイズされたアナログ信号データ及び／又はサンプリングされたロジック信号データは、取り込みメモリから読み出され、波形イメージが表示バッファに取り込まれる。取り込みメモリからデータが読み出し完了し、新しい取り込みが開始し且つ次のプリ・トリガ時間が経過するまで、トリガ・イベントは無視され続ける。

米国特許第５５２６２８６号明細書

混合信号計測器では、全てのトリガ・イベントを表示できるのが好ましい。本願と同時出願の米国特許出願番号第１１／３８８，４２８号の「ノー・デッド・タイムデータ取り込み」に開示される如く、アナログ信号の「ノー・デッド・タイム」データ取り込みの背後にある基本アイデアは、表示部に全てのトリガ・イベントが表示されるアーキテクチャである。

「ノー・デッド・タイム」データ取り込みアーキテクチャにおいて、アナログ信号と共にロジック信号も同じ高速で表示のために取り出すことが好ましい。しかし、従来、斯かる機能を有する計測器は存在しなかった。

本発明は、従来技術の斯かる課題に鑑みなされたものであり、「ノー・デッド・タイム」データ取り込みアーキテクチャを使用してアナログ及びロジック信号波形の両方を表示する混合信号計測器を提供することを目的とする。ロジック信号については、全てのトリガ・イベントが検出され、このロジック信号は高速でサンプリングされてサンプリングされたロジック信号データを生成し、このサンプリングされたロジック信号データは、遅延されてプリ・トリガ遅延を得ると共にサンプリングされたロジック信号データは、検出されたトリガ・イベントに応じてリアルタイム（実時間）で取り出される。

本発明の計測器用混合信号表示装置によると、ＦＩＦＯ（先入れ先出し）バッファを使用して、サンプリングされたロジック信号データを遅延させ、トリガ・イベントの表示装置上の位置をＦＩＦＯの実効深さにより粗く決定する。サンプリングされたロジック信号データを、ＦＩＦＯの前に圧縮コードに圧縮してもよい。高速描画エンジンは、ＦＩＦＯからサンプリングされたロジック信号データをデータ・サンプル又は圧縮コードとして受けて、描画エンジン・メモリの４行（各行は、４つのロジック状態の１つに対応）を使用してロジック波形を描く。表示装置上のロジック信号は計の縦位置及び高さは、ロジック波形が高速描画エンジンから従来の表示バッファへ転送されるとき決定される。よって、本発明の計測器用混合信号表示装置は、次の如き特徴的な構成を採用している。

（１）本発明の計測器用混合信号表示装置は、「ノー・デッド・タイム」データ取り込みアーキテクチャを使用して計測器にアナログ及びロジック信号波形を表示するものであって、ロジック信号のサンプルを早いサンプリング速度で連続的に取り込む取り込み手段と、ロジック信号の各トリガ・イベントを検出する検出手段と、プリ・トリガ時間のためにサンプルを遅延して各トリガ・イベントの前に特定数のサンプルを保証する遅延手段と、表示サンプリング速度で波形メモリにサンプルをリアルタイムで取り出してロジック波形を生成する取り出し手段と、ロジック波形を表示バッファの特定縦位置及び特定幅で転送する転送手段と、を備えることを特徴とする。

（２）上記（１）の計測器用混合信号表示装置において、サンプルを圧縮コードに圧縮して遅延手段に入力する圧縮手段を更に備えることを特徴とする。

（３）上記（１）の計測器用混合信号表示装置において、取り出し手段は、各列がロジック信号の４つの状態を表す波形メモリの４列にサンプルを論理的に取り出す手段により構成されることを特徴とする。

（４）上記（１）の計測器用混合信号表示装置において、遅延手段は、サンプルをシフトして、ロジック信号表示のサンプルに対するトリガ・イベントの１つの位置を調節する手段により構成されることを特徴とする。また、上記（１）の計測器用混合信号表示装置において、遅延手段は、サンプルを入力とすると共にこのサンプルの遅延バージョンを出力して取り出し手段の入力とする先入れ先出し（ＦＩＦＯ）バッファにより構成され、このＦＩＦＯはシステム・クロックに対して速いサンプリング速度の関数である幅を有することを特徴とする。

本発明の計測器用混合信号表示装置によると、次の如き実用上の特有の効果を奏する。即ち、アナログ信号波形と共にロジック信号波形を高速、忠実且つトリガ・イベントと共に表示することが可能である。従って、アナログ信号及びデジタル信号を含む混合信号を取り込んで表示するデジタル・オシロスコープに特に有用である。

以下、本発明による計測器用合成信号表示装置の好適な実施の形態の構成及び動作を、添付図面を参照して詳細に説明する。
先ず、図１は、デジタル・オシロスコープの如き混合信号計測器用の「ノー・デッド・タイム」データ取り込みアーキテクチャの構成を示すブロック図である。ここで、「ノー・デッド・タイム」の定義は、全てのトリガ・イベントが表示スクリーン上に表示され、トリガ・イベントに関連するあらゆる波形イメージ（画像）が表示スクリーンの特定のトリガ位置Ｔにトリガ・イベントを有する。尚、全てのトリガ・イベントを特定のトリガ位置に表示する必要はないが、表示するのが好ましい。

あらゆるトリガ・イベントを検出するには、高速トリガ検出が必要である。各トリガ・イベントの検出に加えて、取り込まれたデータに対する各トリガの時間が計算される。アナログ・トリガ発生器であらゆるトリガ・イベントの検出を実現し得るが、好適な実施の形態では、監視されているアナログ信号は、アナログ・デジタル変換器（ＡＤＣ）１２によりデジタイズされ、デジタル・アナログ信号データが生成され、監視されているロジック信号は適切なサンプラ（サンプリング手段）１４によりオーバー・サンプリングされ、サンプリングされたロジック信号データを生成する。デジタイズされたアナログ信号データ及びサンプリングされたロジック信号データは、それぞれの処理パスに従うと共に本願と同時に出願された米国特許出願番号第１１／３８８，９２５号の「改良されたデジタル・トリガ」に説明される如きデジタル・トリガ回路１６に入力される。このデジタル・トリガ回路は、各トリガ・イベント及びトリガ・ポイントの時間を検出する。ロジック信号は、極めて高速でサンプリングされる。好ましいサンプリング速度は、最大表示分解能と同じ速度である。ロジック・サンプリング速度は、典型的には計測器の帯域幅よりはるかに高い。また、ロジック・サンプリング速度は、アナログ信号サンプリング速度より高速であるのが好ましい。アナログ信号は、通常補間されて高い実効サンプリング速度でアナログ信号の正確な表示を得ている。しかし、ロジック信号は補間できない。デジタイズされたアナログ信号データ及びサンプリングされたロジック信号データは、それぞれのデータ圧縮器（コンプレッサ）１８（即ち、１８_A、１８_L）に入力され、信号の特徴点の多くを失うことなくメモリにストアされるデータ量を減少させる。

ロジック信号については、別途出願された米国特許出願第１１／２６６，１０５号の「圧縮されたロジック・サンプル・ストレージ」に開示される圧縮技術を使用して、サンプリングされたロジック信号データを表示サンプリング速度まで落としてもよい。計測器のユーザは、「１メモリ当たりの時間」コントロール（つまみ）を調節することにより、表示分解能を選択する。表示サンプリング速度がロジック信号のサンプリング速度未満であれば、ハードウェアによりロジック・サンプリング速度を低下させ、表示サンプリング速度と同様にする。このサンプリング速度の低下は、デシメーション、圧縮又はデシメーション及び圧縮の組み合わせにより達成可能である。ロジック・サンプリング速度が最大信号帯域幅より遥かに高速の場合には、デシメーションにより多くを失うことなくサンプリング速度を低下し得る。しかし、サンプリング速度が最大信号帯域幅付近の場合には、デシメーションは、狭いパルスを失うことになり得る。この理由により、上述した米国特許出願の「圧縮されたロジック・サンプル・ストレージ」に開示される圧縮を使用するのが好ましい。デシメーションは実行容易であるので、デシメーション（サンプリング速度をハードウェアのシステム・クロックレートまで落とす）後の圧縮（サンプリング速度を所望表示サンプリング速度へ落とす）の組み合わせが良好である。

デジタル計測器は、トリガ・イベント前のデジタイズされた信号の一部を描画できるようにする必要がある。ロジック信号の場合には、アナログ信号にように、ハードウェアはトリガ発生器１６がトリガ・イベントを認識するまで待ってその後に信号波形を描かなければならない。従って、トリガ・イベントの前に現れる信号部分を描くには、デジタイズされたアナログ信号データ及びサンプリングされたロジック信号データは、それぞれＦＩＦＯ（先入れ先出し）バッファ２０にストア（格納）され、これによりトリガ・イベントより前の特定量のデータがストアされるようにする、即ちプリ・トリガ時間を提供する。同様のＦＩＦＯ２０は、米国特許第５７０６２０３号明細書の「ＦＩＦＯメモリを使用して容易にプリ・トリガ機能を提供する波形測定装置」に開示されている。このＦＩＦＯ２０は、信号データを遅延させ、トリガ・イベントが検出された後、描かれる最初の信号データがＦＩＦＯから波形描画エンジン（高速ラスタライザ）２２へ送られる。理想的には、サンプリングされたロジックデータ信号は、表示サンプリング速度（レート）と同様の速度でＦＩＦＯ２０_Lに入力され、ＦＩＦＯの最大深さは、少なくとも表示エリアと同じ長さ、即ち表示のピクセルの水平幅と等しい。これにより、トリガ位置が表示装置上で移動可能にする。

表示サンプリング速度が極めた高速であり且つサンプリングされたロジック信号データがシステム・クロック速度より遥かに高速であるとき、データをＦＩＦＯ２０_Lにロジック信号サンプリング速度で入力することが困難になる。そこで、ＦＩＦＯ２０_Lは、幅広（入力サイクル当たりのビット数）とし且つデータは低速で入力される。これにより、ＦＩＦＯ２０_Lは非常に幅広となるが、サンプリングされたロジック信号データは表示サンプリング速度をサポートする速度でＦＩＦＯを通過できる。最高のロジック信号サンプリング速度では、ＦＩＦＯ２０_Lは極めて幅広となり、その場合にはサンプリングされたロジック信号データはＦＩＦＯを通過するタイム・スタンプに変換される。これが機能するのは、ロジック信号サンプリング速度が信号帯域幅よりも遥かに高いからである。ＦＩＦＯ２０_Lから出るデータは、次の如き幾つかの異なる形態であり得る。最高速のサンプリング速度では、サンプリングされたロジック信号データは、サンプルの形態である。より遅いサンプリング速度では、サンプリングされたロジック信号データは圧縮コードの形態である。この圧縮コードは、時間間隔（インターバル）に亘るロジック信号の挙動、即ち常時「高」、常時「低」、「シングル・トランジション（１回の遷移）」及び「マルチプル・トランジション（多数回の遷移）」を表す。

ＦＩＦＯ２０_Lからの出力は、多くのロジック信号サンプルの形態又は並列に送られる圧縮コードである。トリガ発生器１６は、システム・クロックに対するトリガ・イベントの時間を決定する。トリガ・タイムを使用してサンプリングされたロジック信号データをシフトするために使用される。サンプリングされたロジック信号データもシフトされ、ユーザが表示装置上での水平トリガ位置の調節を可能にする。水平トリガ位置の粗調整（変化）は、ＦＩＦＯ２０_Lの実効深さを変更することにより達成される。微調整は、サンプリングされたロジック信号データを一連のフリップフロップ（以下、ＦＦという）又はレジスタに入力し且つマルチプレクサ又はシフタを使用して時間的な前後を選択して行う。ここで、ＦＦ又はレジスタの出力は、次のハードウェア・ブロックに通過される。図２は、ＦＩＦＯ２０_Lからの出力を示し、この出力は１対のレジスタ２４、２６に入力され、これらの出力は、入力されるシフタ２８に直列となる。シフタ２８からの出力は、レジスタ出力から時間的に前後の位置調節を行う。

ＦＩＦＯ２０の出力は、波形描画エンジン２２へそれぞれの行ロジック回路２３を介して送られ、その中央には別の米国特許出願の「高速ラスタライザ」（弁理士の整理番号ＵＳ７９６１）に開示されている如きカスタム・メモリがある。カスタム・メモリの各ビットは、波形の白黒イメージのピクセルに対応する。このカスタムメモリは、最速の描画速度で１クロックサイクルにおいて、Ｎ列幅の波形イメージがカスタム・メモリに描画されるように作られている。これにより、波形イメージは、デジタイズされた信号のデータ・サンプル取り込まれるのと同じ高速で描画可能にする。ロジック信号波形の描画には、縦軸描画ハードウェアが変更される。アナログ信号及びロジック信号の両方を表示する混合信号計測器において、描画エンジン２２は、図３に示す如く両タイプの信号の描画に使用してもよい。ロジック信号の縦軸描画回路は、後述する。

極めて高速で描画するため、描画エンジン２２は、上述した「高速ラスタライザ」の米国特許出願の明細書中に説明する如く、潜在的には並列動作する多くのセクション（区分）を有する。各セクションは、幾つかの列の波形を描画する役割を有する。アナログ波形の描画時には、各セクションは、行ロジック回路２３_Aを含み、特定の表示列にどの縦ピクセルをセットするかを決め、その結果、これらのセクションの全てがインターリーブされ観測されるとき、アナログ波形の画像（絵）が見える。多くの行を使用するアナログ信号と異なり、各ロジック信号は描画エンジン２２のごく少ない行を使用してロジック信号を描画する（図３参照）。例えば、４行を使用して４つの圧縮ロジック状態を保持する。即ち、第１行はロジック信号が「低」であるときアサートされ、第２行はロジック信号が１回遷移（トランジション）するときアサートされ、第３行はロジック信号が「高」であるときアサートされ及び第４行はロジック信号が２回以上遷移するときアサートされる。サンプリングされたロジック信号データがＦＩＦＯ２０_Lを通過するとき、描画エンジン２２の各セクションは、図４に示す如く２つの連続するサンプルを受ける。これら２つのサンプルから、行ロジック回路２３_Lは、その期間中ロジック信号が「低」であるか「高」であるか又は次の表に基づいて１回の遷移であるかを決定する。

第１サンプル 第２サンプル ロジック状態
０ ０ 低
０ １ 立ち上がりエッジ
１ ０ 立ち下りエッジ
１ １ 高

圧縮コードがＦＩＦＯ２０_Lを通過すると、描画エンジン２２の各セクションは、図５に示す如く１つの２ビット圧縮コードを受け、そのコードは行ロジック回路２３_Lによりデコード（復号）され、４列ラインの１つを選択する。

圧縮コード（バイナリ） 記号 ロジック状態
００ ０ 低
０１ １ 高
１０ Ｔ １回の遷移
１１ Ｍ 複数回の遷移

ロジック信号データは、低速で描画エンジン２２から読み出され且つ従来の表示バッファに書き込まれる。このプロセス中にロジック信号波形の縦（垂直）位置及びロジック信号波形の高さが図４及び図５に示す如く決定される。例えば、「低」レベルは表示バッファに「低」レベルをセットし、「高」レベルは表示バッファに「高」レベルをセットし、立ち上がり及び立ち下がりエッジは表示バッファに縦方向への一連のピクセルをセットする。ロジック圧縮コードでは、「低」レベルは表示バッファに「低」レベルをセットし、「高」レベルは表示バッファに「高」レベルをセットし、１回の遷移は縦方向への一連のピクセルをセットし、多数回の遷移は間欠的な縦方向のピクセル行をセットし、即ち通常の遷移と識別可能に描画する。表示バッファの各ピクセルは、カラー（色）や輝度を保持してもよく、各ロジック状態のカラーは異なってもよい。バス波形を形成する多数のロジック信号は、合成され且つバスとして描画される。

図１に示す如く、パッカ３０をデータ圧縮器１８及びＦＩＦＯ２０間に含め、データ圧縮器１８からのデータを、デジタイズされた信号に行われているデータ圧縮のタイプの関数として大きなデータ幅に合成してもよい。同時に、アンパッカ３２をＦＩＦＯ２０及び描画エンジン２２間に含め、デジタイズされた信号を復元してもよい。アンパッカ３２_Aは、アナログ信号に必要であれば、補間を含んでもよい。コントローラ（図示せず）はデジタル・トリガ回路１６からトリガ・イベントを受け且つ描画エンジン２２の動作を制御してプリ・トリガ及びポスト・トリガ・データが含まれると共にトリガ位置の正確な位置決めを保証する。

よって、デジタル・オシロスコープ、タイミング・アナライザ、ロジック・アナライザ等の混合信号計測器に、高速でサンプリングし、必要に応じて表示サンプリング速度に圧縮し、複数の列をインターリーブして並列に書き込む描画エンジンを使用して描画することにより、アナログ信号と同じ高速でロジック信号を描画し得る。

以上、本発明による混合信号表示用計測器の好適な実施の形態について詳述した。しかし、斯かる実施の形態は、本発明の単なる例示に過ぎず、何ら本発明を限定するものではないことに留意されたい。本発明の要旨や精神を逸脱することなく、特定用途に応じて種々の変形変更が可能であること、当業者には容易に理解できよう。

本発明によるロジック信号を含む混合信号表示用「ノー・デッド・タイム」データ取り込みアーキテクチャの全体ブロック図である。 本発明によるデータ位置微調整回路のブロック図である。 本発明によりメモリに書き込まれた同時アナログ及びロジック・データを示す平面図である。 本発明による合成された回路及び表示のためにロジック・サンプルを描く平面図である。 本発明による合成された回路及び表示のためにロジック圧縮コードの図を示す平面図である。

符号の説明

１２ アナログ・デジタル変換器
１４ サンプラ（サンプリング回路）
１８ データ圧縮器
２０ ＦＩＦＯ（先入れ先出し）バッファ・メモリ
２２ 高速ラスタライザ
２３Ａ アナログ行ロジック
２３Ｌ ロジック信号行ロジック
２４ レジスタ
２８ シフタ

Claims (5)

1. 「ノー・デッド・タイム」データ取り込みアーキテクチャを使用して計測器にアナログ及びロジック信号波形を表示する計測器用混合信号表示装置において、
   ロジック信号のサンプルを速いサンプリング速度で連続的に取り込む取り込み手段と、
   前記ロジック信号の各トリガ・イベントを検出する検出手段と、
   プリ・トリガ時間のために前記サンプルを遅延して各トリガ・イベントの前に特定数のサンプルを保証する遅延手段と、
   表示サンプリング速度で波形メモリに前記サンプルをリアルタイムで取り出してロジック波形を生成する取り出し手段と、
   前記ロジック波形を表示バッファの特定縦位置及び特定幅で転送する転送手段と
   を備えることを特徴とする計測器用混合信号表示装置。
2. 前記サンプルを圧縮コードに圧縮して前記遅延手段に入力する圧縮手段を更に備えることを特徴とする請求項１に記載の計測器用混合信号表示装置。
3. 前記取り出し手段は、各列が前記ロジック信号の４つの状態を表す前記波形メモリの４列に前記サンプルを論理的に取り出す手段により構成されることを特徴とする請求項１に記載の計測器用混合信号表示装置。
4. 前記遅延手段は、前記サンプルをシフトして、ロジック信号表示のサンプルに対するトリガ・イベントの１つの位置を調節する手段により構成されることを特徴とする請求項１に記載の計測器用混合信号表示装置。
5. 前記遅延手段は、前記サンプルを入力とすると共に前記サンプルの遅延バージョンを出力して前記取り出し手段の入力とする先入れ先出し（ＦＩＦＯ）バッファにより構成され、該ＦＩＦＯバッファはシステム・クロックに対して早いサンプリング速度の関数である幅を有することを特徴とする請求項１に記載の計測器用混合信号表示装置。

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