CN106226573A - 一种用于数字荧光示波器的数字信号处理方法 - Google Patents

Abstract

本发明提供了一种用于数字荧光示波器的数字信号处理方法，数字信号的处理过程均在FPGA中进行，FPGA包括波形快速捕获模块、深度存储控制模块、精确数字触发模块、数字荧光显示模块和串行总线硬件触发与分析模块。利用该方法提高了示波器的波形快速捕获波形的能力，利用深度存储实现了在捕获更长的时间记录时仍然保持高的采样率，可以更精确的重建信号波形，解决了触发抖动大、触发灵敏度低的问题，使得软件解码分析时间更短，波形刷新率更高，提高了示波器的实时性。

Description

一种用于数字荧光示波器的数字信号处理方法

技术领域

本发明涉及示波器领域，具体涉及一种用于数字荧光示波器的数字信号处理方法。

背景技术

现有的数字荧光示波器采用信号采样、触发定位、数据处理、图形显示的串行结构来获取信号。示波器用少量时间捕获信号，大量的时间都花在处理获取的波形数据和显示上，因此有时会在数据处理过程中忽视同时发生的所有信号活动，产生较长采集盲区。数字荧光示波器的存储深度较小，一般只有几十Mpts，当示波器运行于慢时基档位时，示波器的采样率大大降低，从而信号中的毛刺信号或矮脉冲信号就会遗漏。

现有的数字荧光示波器采用模拟触发方法，信号的采集和触发分成两个路径，由于两路的延时和幅度都有不同，导致在触发点的显示结果，总会有抖动变化；同时模拟触发系统多数采用模拟比较器和高速的逻辑门电路实现，器件布局面积大，器件发热量高，整机功耗大；由于噪声信号的影响，传统的模拟比较器需要加入迟滞电路，以获得稳定的显示波形，但是限制了模拟触发系统的触发灵敏度。串行总线触发一般采用硬件方式实现，而串行总线的解码分析一般采用软件方式实现，软件担负着采集数据和触发与解码的双重任务，耗时时间较长，且解析过程是在采集数据之后进行的，一次解析过程很有可能因为没有触发信号而放弃重新采集解码，造成仪器的实时性变差、波形刷新率低。

现有的数字荧光示波器一般只使用默认通道的颜色（通道1用黄色、通道2用蓝色、通道3用红色、通道4用绿色）和灰度等级表示事件发生的概率，其中经常发生的事件用亮色表示，很少发生的事情用暗色表示。由于用户往往关心的是出现概率低的偶发事件或瞬态信号，现有简单的灰度显示方式不能满足用户的使用需求。

发明内容

针对现有的数字荧光示波器数字信号处理过程存在的波形捕获率低、存储深度小、触发抖动大、软件解码耗时长和波形显示色彩单一的问题，本发明提供了一种用于数字荧光示波器的数字信号处理方法。

本发明采用以下的技术方案：

一种用于数字荧光示波器的数字信号处理方法，数字信号的处理过程均在FPGA中进行，FPGA包括波形快速捕获模块、深度存储控制模块、精确数字触发模块、数字荧光显示模块和串行总线硬件触发与分析模块，所述数字信号处理方法包括：

步骤1：在波形快速捕获模块中，模拟信号经过模拟数字转换器转换为数字信号后，进入数据接收重组单元中，数据接收重组单元将数据分为两路，一路送往精确数字触发模块进行触发的判别，另一路送往数据采集存储控制单元进行数据的存储控制；

步骤2：数据采集存储控制单元将数据送到深度存储控制模块，深度存储控制模块接收到来自数据采集存储控制单元的数据后，在采集数据写入优先级最高的原则下，在DDR写入单元的控制下经DDR接口存储到DDR3内存条中，深度存储控制模块中的每个读模块和读控制之间用FIFO传递数据，DDR读取控制单元经DDR接口读取DDR3内存条中的数据并送往波形快速捕获模块进行数据的处理；

步骤3：波形快速捕获模块接收到来自深度存储模块的数据后，在双端口RAM分段读写单元的控制下，将波形数据缓冲单元分成若干个不同的数据段，每个数据段的大小为1K，每个数据段能存储一个波形；通过分段缓冲存储的方式，将DDR3内存中的数据轮流不间断的送往数字荧光显示模块进行波形的叠加处理；

步骤4：精确数字触发模块接收数据接收重组单元重新组合的32路并行数据，在312.5M时钟控制下将32路并行数据传送给数字边沿触发单元，数字边沿触发单元包含有两个数字比较器，其中一个输入高比较电平，另一个输入低比较电平，当信号低于低比较电平时，触发器进入低电平状态；当信号高于高比较电平时，触发器进入高电平状态；当电平从高电平状态或低电平状态进入保持状态时，触发器状态保持不变，当触发器从低电平状态跳到高电平状态时，触发器输出上升沿触发信息；当从高电平状态跳到低电平状态时触发器输出下降沿触发信息；

步骤5：数字边沿触发单元经过多个周期流水线操作从32路数字信号中提取出边沿触发信息，边沿触发信息的一部分传给高级触发单元，另外一部分信息传给插值单元，插值单元在触发前后两点间进行插值拟合波形，进行触发位置精确定位，数字边沿触发单元、高级触发单元和插值单元均将信号送至触发输出单元，触发输出单元具有延时校准功能；

步骤6：串行总线硬件触发与解码模块接收到来自精确数字触发模块产生的数字边沿信号后，根据CPU发送来的参数设置信息，选择不同的解码通道，经重采样单元后分成两路，其中一路送往总线触发比较单元判定总线触发点的准确位置，另一路送往总线标签生成单元，总线标签生成单元按照不同种类的串行总线类型对应的协议，解析实时数据，完成对数据的打包；总线触发比较单元和总线标签生成单元的处理信息存入总线存储控制单元，总线存储控制单元用来存储触发点的准确位置和总线标签信息，之后总线存储控制单元将数据送往液晶屏驱动控制模块进行总线波形的显示；

步骤7：数字荧光显示模块中设置有多个波形叠加单元，每个波形叠加单元控制一个波形频度值存储单元；

步骤8：波形叠加单元从波形快速捕获模块中的波形数据缓冲区中读出采集数据，并根据该数据判断出其在波形频度值存储单元中的叠加位置，然后从波形频度值存储单元中读出该位置的频度信息，将频度值加1后再写入原来位置；

步骤9：荧光图像生成单元将波形频度值存储模块中的频度值信息读取出来，之后根据正常、反相、色温、光谱四种色彩转换模式转换为颜色信息，荧光图像生成单元生成的图像信息送往液晶屏驱动控制模块进行采集波形的显示。

本发明具有的有益效果是：

本发明提供的数字荧光示波器的数字信号处理方法，通过将波形快速捕获模块中的波形数据缓冲单元分成若干个不同的数据段，每个数据段的大小为1K，每个数据段能存储一个波形，一次波形采集完后马上进入下次采集流程，可实现70万帧/秒的快速波形捕获率，提高了示波器的波形捕获率，提高了偶发事件捕获的概率。通过多个模块分时复用同时读写的方式对DDR3内存条进行存储控制，存储速度达到1600Mbps，存储深度达200Mpts/CH。

通过采用多个周期流水线操作提取出边沿触发信息；采用SinC函数在触发位置前后两个采样点均匀的插入多个样点，插值拟合波形，进行触发位置精确定位，减小触发抖动；利用数字触发器含两个数字比较器，一个输入高比较电平，一个输入低比较电平，两个电平的差用来调节迟滞范围的强弱，从而提高了触发的灵敏度，最高达到0.1格。通过串行总线硬件触发与解码模块更加容易的捕获偶发性串行通信误码，解决了软件解码分析耗时长、波形刷新率低和仪器实时性差的问题。采用正常、反相、色温和光谱四种调色板显示方式将波形频度值存储单元的频度信息转换为RGB色彩信息，通过颜色的冷暖或亮暗表示事件发生的频率，增强了查看偶发事件的能力。

附图说明

图1为用于数字荧光示波器的数字信号处理方法的原理框图。

具体实施方式

下面结合附图对本发明进行具体的说明：

结合图1，一种用于数字荧光示波器的数字信号处理方法，数字信号的处理过程均在FPGA中进行，FPGA包括波形快速捕获模块、深度存储控制模块、精确数字触发模块、数字荧光显示模块和串行总线硬件触发与分析模块，所述数字信号处理方法包括：

步骤1：在波形快速捕获模块中，模拟信号经过模拟数字转换器转换为数字信号后，进入数据接收重组单元中，数据接收重组单元将数据分为两路，一路送往精确数字触发模块进行触发的判别，另一路送往数据采集存储控制单元进行数据的存储控制。

步骤2：数据采集存储控制单元将数据送到深度存储控制模块，深度存储控制模块接收到来自数据采集存储控制单元的数据后，在采集数据写入优先级最高的原则下，在DDR写入单元的控制下经DDR接口存储到DDR3内存条中，DDR的读取采用多模块分时复用的方式同时读取，深度存储控制模块中的每个读模块和读控制之间用FIFO传递数据，DDR读取控制单元经DDR接口读取DDR3内存条中的数据并送往波形快速捕获模块进行数据的处理。

因为系统首先要保证FPGA接收到的采集数据能够存储，所以采集数据的写入的优先级最高，在写入的空闲时刻才可以给需要采集数据的模块提供数据。深度存储控制模块中每个读模块和读控制之间用FIFO传递数据，可以方便数据在不同时钟域的传递，读回的数据也是通过FIFO传递给读模块。模块数据FIFO除了常规的empty和full标志外还需有两个标志prog_empty和prog_full以辅助读控制来判断当前读的数据，当FIFO内数据低于某预设数量时prog_empty置1，当FIFO内数据超出另一预设数量prog_full置1。所有读取模块的优先级也是不同的，假设读模块1的优先级最高，模块2的次之，依次类推。

步骤3：波形快速捕获模块接收到来自深度存储模块的数据后，在双端口RAM分段读写单元的控制下，将波形数据缓冲单元分成若干个不同的数据段，每个数据段的大小为1K，每个数据段能存储一个波形；通过分段缓冲存储的方式，将DDR3内存中的数据轮流不间断的送往数字荧光显示模块进行波形的叠加处理。

步骤4：精确数字触发模块接收到数据接收重组单元重新组合后的32路并行数据后，在312.5M时钟控制下将32路并行数据传送给数字边沿触发单元，数字边沿触发单元包含有两个数字比较器，其中一个输入高比较电平，另一个输入低比较电平，两个电平的差用来调节迟滞范围的强弱。当信号低于低比较电平时，触发器进入低电平状态；当信号高于高比较电平时，触发器进入高电平状态；当电平从高电平状态或低电平状态进入保持状态时，触发器状态保持不变，当触发器从低电平状态跳到高电平状态时，触发器输出上升沿触发信息；当从高电平状态跳到低电平状态时触发器输出下降沿触发信息。

步骤5：数字边沿触发单元经过多个周期流水线操作从32路数字信号中提取出边沿触发信息，边沿触发信息的一部分传给高级触发单元，高级触发单元用来产生脉宽触发、逻辑触发和总线触发等高级触发功能，另外一部分信息传给插值单元，插值单元在触发前后两点间进行插值拟合波形，进行触发位置精确定位，利用SinC函数在触发位置前后两个采样点均匀的插入多个样点，用这些样点跟触发电平比较就可以获取精确地触发位置信息，通常插入的样点越多，触发位置判断越精确。

采用插值倍数动态可变的数字内插技术，最大实现1000倍的数字内插，因示波器的最高采样率5GSa/s，两个采样点之间的时间间隔200ps，因此数字内插后的时间分辨率可达到200fs，因此，数字触发的触发抖动可达到200fs。

数字边沿触发单元、高级触发单元和插值单元均将信号送至触发输出单元，触发输出单元具有延时校准功能，可以对不同的触发信号进行延时的校准。

步骤6：串行总线硬件触发与解码模块接收到来自精确数字触发模块产生的数字边沿信号后，根据CPU发送来的参数设置信息，选择不同的解码通道，之后数据进入重采样单元，经重采样单元后分成两路，其中一路送往总线触发比较单元判定总线触发点的准确位置，另一路送往总线标签生成单元，按照不同种类的串行总线类型对应的协议，解析实时数据，完成对数据的打包。

总线触发比较单元中，重采样单元送入的一路数据与CPU设置的触发条件进行比较，若比较结果相同，则产生触发信号，示波器能够以此为参考点将解码标签和实时波形同步显示出来；若比较结果不同，则继续将数据与触发条件比较。

总线触发比较单元和总线标签生成单元的处理信息存入总线存储控制单元，总线存储控制单元用来存储触发点的准确位置和总线标签信息，之后总线存储控制单元将数据送往液晶屏驱动控制模块进行总线波形的显示。总线存储控制单元用来实现实时输入波形和解码标签的同步显示，通过与触发过程的协调工作，最终提供给开发者以完整的输入波形、即时解码标签，这也给开发者自行验证提供了方便。

步骤7：数字荧光显示模块中设置有多个波形叠加单元，在波形并行叠加过程中，每个波形叠加单元控制一个波形频度值存储单元，负责对应区域的波形叠加工作。

波形频度值存储单元以列为单位依次交叉分为n部分，对应信息存储到n个波形频度值存储单元中。每个波形频度值存储单元由一个独立的波形叠加单元控制写入，因此，波形频度值存储单元分的越多，并行度越高，波形叠加速度越快。

步骤8：波形叠加单元从波形快速捕获模块中的波形数据缓冲区中读出采集数据，并根据该数据判断出其在波形频度值存储单元中的叠加位置，然后从波形频度值存储单元中读出该位置的频度信息，将频度值加1后再写入原来位置。

步骤9：荧光图像生成单元将波形频度值存储模块中的频度值信息读取出来，之后根据正常、反相、色温、光谱四种色彩转换模式转换为颜色信息，荧光图像生成单元生成的图像信息送往液晶屏驱动控制模块进行采集波形的显示。

荧光显示具有单色和彩色两种显示类型，其中单色包含正常和反相两种显示模式，彩色包含色温和光谱两种显示模式。

正常模式：默认通道的颜色和灰度等级表示事件发生的概率，其中经常发生的事件用亮色表示，很少发生的事情用暗色表示。

反相模式：默认通道的颜色和灰度等级表示事件发生的概率，其中经常发生的事件用暗色表示，很少发生的事情用亮色表示。

色温模式：用颜色等级表示事件发生的概率，暖色表示经常发生的事件，冷色表示很少发生的事件。

光谱模式：用颜色等级表示事件发生的概率，冷色表示经常发生的事件，暖色表示很少发生的事件。

其中，暖色为红色或黄色，冷色为蓝色或绿色。

当然，上述说明并非是对本发明的限制，本发明也并不仅限于上述举例，本技术领域的技术人员在本发明的实质范围内所做出的变化、改型、添加或替换，也应属于本发明的保护范围。

Claims (1)

1.一种用于数字荧光示波器的数字信号处理方法，数字信号的处理过程均在FPGA中进行，其特征在于，FPGA包括波形快速捕获模块、深度存储控制模块、精确数字触发模块、数字荧光显示模块和串行总线硬件触发与分析模块，所述数字信号处理方法包括：

步骤1：在波形快速捕获模块中，模拟信号经过模拟数字转换器转换为数字信号后，进入数据接收重组单元中，数据接收重组单元将数据分为两路，一路送往精确数字触发模块进行触发的判别，另一路送往数据采集存储控制单元进行数据的存储控制；

步骤2：数据采集存储控制单元将数据送到深度存储控制模块，深度存储控制模块接收到来自数据采集存储控制单元的数据后，在采集数据写入优先级最高的原则下，在DDR写入单元的控制下经DDR接口存储到DDR3内存条中，深度存储控制模块中的每个读模块和读控制之间用FIFO传递数据，DDR读取控制单元经DDR接口读取DDR3内存条中的数据并送往波形快速捕获模块进行数据的处理；

步骤3：波形快速捕获模块接收到来自深度存储模块的数据后，在双端口RAM分段读写单元的控制下，将波形数据缓冲单元分成若干个不同的数据段，每个数据段的大小为1K，每个数据段能存储一个波形；通过分段缓冲存储的方式，将DDR3内存中的数据轮流不间断的送往数字荧光显示模块进行波形的叠加处理；

步骤4：精确数字触发模块接收数据接收重组单元重新组合的32路并行数据，在312.5M时钟控制下将32路并行数据传送给数字边沿触发单元，数字边沿触发单元包含有两个数字比较器，其中一个输入高比较电平，另一个输入低比较电平，当信号低于低比较电平时，触发器进入低电平状态；当信号高于高比较电平时，触发器进入高电平状态；当电平从高电平状态或低电平状态进入保持状态时，触发器状态保持不变，当触发器从低电平状态跳到高电平状态时，触发器输出上升沿触发信息；当从高电平状态跳到低电平状态时触发器输出下降沿触发信息；

步骤5：数字边沿触发单元经过多个周期流水线操作从32路数字信号中提取出边沿触发信息，边沿触发信息的一部分传给高级触发单元，另外一部分信息传给插值单元，插值单元在触发前后两点间进行插值拟合波形，进行触发位置精确定位，数字边沿触发单元、高级触发单元和插值单元均将信号送至触发输出单元，触发输出单元具有延时校准功能；

步骤6：串行总线硬件触发与解码模块接收到来自精确数字触发模块产生的数字边沿信号后，根据CPU发送来的参数设置信息，选择不同的解码通道，经重采样单元后分成两路，其中一路送往总线触发比较单元判定总线触发点的准确位置，另一路送往总线标签生成单元，总线标签生成单元按照不同种类的串行总线类型对应的协议，解析实时数据，完成对数据的打包；总线触发比较单元和总线标签生成单元的处理信息存入总线存储控制单元，总线存储控制单元用来存储触发点的准确位置和总线标签信息，之后总线存储控制单元将数据送往液晶屏驱动控制模块进行总线波形的显示；

步骤7：数字荧光显示模块中设置有多个波形叠加单元，每个波形叠加单元控制一个波形频度值存储单元；

步骤8：波形叠加单元从波形快速捕获模块中的波形数据缓冲区中读出采集数据，并根据该数据判断出其在波形频度值存储单元中的叠加位置，然后从波形频度值存储单元中读出该位置的频度信息，将频度值加1后再写入原来位置；

步骤9：荧光图像生成单元将波形频度值存储模块中的频度值信息读取出来，之后根据正常、反相、色温、光谱四种色彩转换模式转换为颜色信息，荧光图像生成单元生成的图像信息送往液晶屏驱动控制模块进行采集波形的显示。