CN105044420A - 一种数字示波器的波形搜索方法 - Google Patents

Abstract

本发明公开了一种数字示波器的波形搜索方法，在硬件协同处理装置中，根据用户设置的相关波形参数将经过数字示波器的信号调理电路和信号整形电路的模拟信号转换为1路或者2路数字信号，该数字信号进入用户选中的波形搜索模块。波形搜索模块在FPGA的系统时钟下不断检测输入的数字信号流符合用户设置参数的逻辑电平，并将该逻辑电平出现的起始时间Ts存入波形搜索数据存储器中。微处理器从存储器中读取时间数据再据根据当前数字示波器的时基档位计算出标记点在屏幕上的对应位置。

Description

一种数字示波器的波形搜索方法

技术领域

本发明属于波形搜索技术领域，更为具体地讲，涉及一种数字示波器的波形搜索方法。

背景技术

示波器作为最为通用的测试仪器广泛运用于各个行业，一台功能丰富的示波器能够得到更多用户的青睐。随着电子技术和半导体技术的飞速发展，电子电路系统度越来越复杂、数据传输量也越来越大。通过调节示波器触发类型的方法捕获用户感兴趣的波形特征已经不能满足需求，快速的从海量数据中搜索出所有用户关心的波形特征能够适应当今复杂的电子电路系统测试需求。

国内示波器行业由于研究时间相对较短，普遍采用“现场可编程逻辑器件(FPGA)+微处理器”的架构。微处理器多数为单线程、系统时钟不到200MHz。波形特征搜索采用软件的方式实现，即根据用户设置的搜索条件在缓存区寻找符合条件的数据点。该方法有明显的缺陷：

(一)速度慢

影响示波器的响应时间。微处理器的单线程、低时钟的工作方式决定了波形特征搜索的指令逐步执行、耗时严重。如ADSPBF531系统典型时钟为133.3MHz，在某时基档位下搜索波形的上升时间需要1000个时钟周期。那么需要的时间约为7.5us。

(二)降低波形捕获率

波形捕获率W_acq与波形数据处理时间(采集的死区时间)D和采集时间T_acq的关系如下：

$W_{acq}=\frac{1}{D+T_{acq}}$

采用软件的方式实现波形特征搜索功能，采用的是将缓冲区数据逐次的跟用户设定条件做比较，符合条件则标记，然后继续比较，直到缓冲区数据比较完成。这样逐次比较的过程浪费大量的示波器处理时间，延长了波形采集的死区时间D，由上述公式可知,也就降低了波形捕获率。

(三)范围小

软件方式只是查找显示缓存区的数据。显示缓存区存储容量小，只有几百个采样点，搜索到用户感兴趣的波形数量小，或者根本不能搜索到用户感兴趣的波形特征，但用户感兴趣的波形特征却存在。同时示波器中海量波形数据库中的波形特征无法搜索，也极大地降低了示波器的效率。

发明内容

本发明的目的在于克服现有技术的不足，提供一种数字示波器的波形搜索方法，利用硬件协同处理装置实现波形搜索功能，改善数字示波器波形搜索速度慢、波形捕获率低、范围小的缺陷。

为实现上述发明目的，本发明一种数字示波器的波形搜索方法，其特征在于，包括以下步骤：

(1)、对硬件协同处理装置进行初始化

(1.1)、对信号整形电路初始化

信号整形电路中的多路选择器A选择通道1作为默认的信号输入通道；

根据数字示波器采集系统得到输入信号的幅度V，将比较器H的阈值电平设置为V/2，比较器L的阈值电平设置为0；

(1.2)、对FPGA初始化

将FPGA中的多路选择器B、时间计数器模块、地址生成器模块、数据选择器模块、触发时间记录模块、波形搜索模块、协同处理控制器模块、波形搜索数据存储器模块进行初始化；

(2)、波形搜索参数设置

用户通过数字示波器的人机交互界面向硬件协同处理装置设置相关波形参数；

(3)、信号输入

输入信号经过信号调理电路后输入到硬件协同处理装置，再经过其内部的信号整形电路后得到数字信号，最后将数字信号送到FPGA中的多路选择器B，并行执行步骤(4)和(5)；

(4)FPGA实现波形搜索

(4.1)、使能装置中的时间计数器模块、地址生成器模块，并根据步骤(2)的设置相关波形参数使能指定的波形搜索模块，并将多路选择器B的输出接入到该波形搜索模块，指定波形搜索模块输出的数据流通过数据选择器模块输出到波形搜索数据存储器中；

(4.2)、FPGA重复的从输入的数字信号流中查找符合条件的数字信号，如果没有找到符合条件的数字信号，则继续执行步骤(4.2)，如果找到符合条件的数字信号，则进一步根据步骤(2)设置的参数判断是否有持续时间长度要求，如果有持续时间长度要求的波形，则进入步骤(4.3)；如果没有持续时间长度要求的波形，则进入步骤(4.4)；

(4.3)、记录该数字信号出现的起始时间Ts和结束时间Te，得到该数字信号的波形时间长度T＝(Te-Ts)，再比较波形时间长度T与用户设置的时间值Tu是否满足用户设置关系，如果满足，则将起始时间Ts送到时间数据总线上，再进入步骤(4.5)；如果不满足，则不向时间数据总线上传输数据；

(4.4)、记录该数字信号出现的起始时间Ts，并将起始时间Ts送到时间数据总线上，再进入步骤(4.5)；

(4.5)、当时间数据总线上出现有效时间数据时，地址生成器从0地址依次循环产生操作波形搜索数据存储器所需要的写地址，再根据当前的地址将数据选择器输出的数据流存入波形搜索数据存储器中；

(5)、触发时间记录

首先使能触发时间记录模块，触发时间记录模块在数字示波器有效的触发信号产生时，将时间计数器当前的计数值锁存到D_triger中；将地址生成器当前的地址锁存到A_triger中；

(6)、处理器数据处理

(6.1)、处理器对数字示波器本次采集后的波形数据进行处理和显示；

(6.2)、在步骤(6.1)完成后，处理器读取数字示波器当前的时基档位，计算出屏幕显示的时间长度D_display；读取D_riger、预触发深度值P_length、波形搜索数据存储器长度P_fifo，计算出屏幕显示所需的时间范围D_left和D_right；

$D_{left}=D_{triger}-D_{display}*P_{length}/P_{fifo}$

$D_{right}=D_{triger}+D_{display}*(1-\frac{P_{length}}{P_{fifo}})$

其中，D_triger值作为波形搜索数据与数字示波器触发点对齐的参考值、D_left和D_right分别为屏幕显示波形搜索数据对应的最小值和最大值；

(6.3)、处理器从A_triger中依次向触发前数据区读取数据，如果读取数据在D_left和D_triger之间则在屏幕上标记,如果读取数据小于D_left时则进入步骤(6.4)；

(6.4)、处理器从A_triger中依次向触发后数据区读取数据，如果读取数据在D_triger和D_right之间则在屏幕上标记，如果读取数据大于D_right则停止标记，且表示本次波形搜索完成。

本发明的发明目的是这样实现的：

本发明一种数字示波器的波形搜索方法，在硬件协同处理装置中，根据用户设置的相关波形参数将经过数字示波器的信号调理电路和信号整形电路的模拟信号转换为1路或者2路数字信号，该数字信号进入用户选中的波形搜索模块。波形搜索模块在FPGA的系统时钟下不断检测输入的数字信号流符合用户设置参数的逻辑电平，并将该逻辑电平出现的起始时间Ts存入波形搜索数据存储器中。微处理器从存储器中读取时间数据再据根据当前数字示波器的时基档位计算出标记点在屏幕上的对应位置。

同时，本发明一种数字示波器的波形搜索方法还具有以下有益效果：

(1)、本发明采用硬件(FPGA)的方式实现波形搜索，节约了搜索的时间。FPGA的时钟为300MHz左右，微处理器(如ADSPBF531)时钟为133MHz左右，比如显示缓存区有1600个数据，采用微处理器搜索边沿特征的时间至少为1600*7.5ns＝12us，采用FPGA搜索边沿特征的时间5*3.2ns＝16ns。单从消耗的时间来看，FPGA能够在更短的时间内完成。

(2)、微处理器的指令是逐条(串行)执行，影响数字示波器的响应时间。FPGA实现搜索是并行执行，即与数字示波器的采集同时运行；几乎不影响数字示波器的响应时间，微处理器只需要读取存储器中的数据进行标记，相对于采用纯软件实现波形特征搜索节约了大量时间，对数字示波器的波形数据处理时间(采集的死区时间)D影响非常小，对波形捕获率的影响也就非常小。

(3)、软件方法只能搜索显示缓存区的数据，搜索搜索范围由显示缓存区大小决定。增大硬件协同处理装置存储器的容量，则可以存储更多的波形搜索数据，大容量存储器存储了海量的波形搜索数据，在数字示波器的深存储条件下能够标记更多用户感兴趣的波形，增大了数字示波器波形搜索范围。

附图说明

图1是本发明一种数字示波器的波形搜索方法一种具体实施方式架构图；

图2是本发明实现欠幅波形搜索原理图；

图3是波形搜索数据存储器结构示意图。

具体实施方式

下面结合附图对本发明的具体实施方式进行描述，以便本领域的技术人员更好地理解本发明。需要特别提醒注意的是，在以下的描述中，当已知功能和设计的详细描述也许会淡化本发明的主要内容时，这些描述在这里将被忽略。

实施例

图1是本发明一种数字示波器的波形搜索方法一种具体实施方式架构图。

在本实施例中，如图1所示，波形搜索是由硬件协同处理装置完成，该装置由信号整形电路和FPGA(现场可编程逻辑门阵列)设计实现。下面结合图1，对本发明一种数字示波器的波形搜索方法进行详细说明，其包括如下步骤：

(S1)、对硬件协同处理装置进行初始化

(S1.1)、对信号整形电路初始化

设置信号整形电路中的多路选择器A选择通道1作为整形电路的输入通道；假设数字示波器采集系统采集的输入信号为x(t)，其幅度值为V，根据幅度值V将比较器H的阈值电平设置为V/2，比较器L的阈值电平设置为0；

(S1.2)、对FPGA初始化

将FPGA中的多路选择器B、时间计数器模块、地址生成器模块、数据选择器模块、触发时间记录模块、波形搜索模块进行初始化；

(S2)、波形搜索参数设置

用户通过数字示波器的人机交互界面向硬件协同处理装置设置相关波形参数；

(S2.1)、在波形搜索类型设置菜单，选择波形搜索的类型；在本实施例中，波形搜索的类型包括：边沿搜索、脉宽/毛刺搜索、超时搜索、欠幅搜索、逻辑搜索、建立与保持时间搜索、上升/下降时间搜索和总线搜索等；本实施例中，以欠幅搜索为例进行以下操作；

(S2.2)、在波形参数设置菜单，设置波形搜索相关参数,包括波形输入通道、阈值电平调节、信号极性、标记条件、指定波形独有的参数等设置

例如：设置信号输入通道：CH1；脉宽极性：正；阈值电平H：3.2V；阈值电平L：1.5V；标记条件：小于；时间：92us。

(S2.3)、记录数字示波器的预触发深度值P_length和波形存储器长度P_fifo；结合步骤(S2.2)的设置，在本实施例中，记录下预触发深度值P_length＝2KB，波形存储器长度P_fifo＝4KB；

(S3)、信号输入

输入信号经过信号调理电路后输入到硬件协同处理装置，再经过其内部的信号整形电路后得到数字信号，最后将数字信号送到FPGA中的多路选择器B，并行执行步骤(S4)和(S5)；

其中，如图1所示，信号整形电路包括多路选择器A、比较器H和比较器L；多路选择器A的输出分别连接比较器H和比较器L的输入，根据用户设置的波形搜索类型，选择比较器H或比较器L的工作，且至少存在一个比较器的运行，比较器H和比较器L的输出端可以得到数字信号，该数字信号作为指定波形搜索模块运行时有效的输入信号。

在本实施例中，如图2所示，硬件协同处理装置实现欠幅波形搜索。当输入信号x(t)由数字示波器的通道1进入信号调理电路，信号整形电路中的多路选择器A选择通道1的信号进入比较器，由于实现的是欠幅波形搜索，因此需要比较器H和和比较器L同时工作，此时则需要将信号整形电路中多路选择器A输出的信号一分为二，并同时进入比较器H和和比较器L的输入端，其中比较器H的阈值电平为3.2V、输出数字信号流为图3中的信号1；比较器L的阈值电平1.5V、输出数字信号流为图3中的信号2。显然在图3中第2个脉宽和第3个脉宽的幅度值在阈值电平1.5V-3.2V之间。

(S4)FPGA实现波形搜索

(S4.1)、使能装置中的时间计数器模块、地址生成器模块，并根据步骤(S2)的设置相关波形参数使能指定的波形搜索模块，并将多路选择器B的输出接入到该波形搜索模块，指定波形搜索模块输出的数据流通过数据选择器模块输出；

(S4.2)、FPGA重复的从输入的数字信号流中查找符合条件的数字信号，如果没有找到符合条件的数字信号，则继续执行步骤(S4.2)，如果找到符合条件的数字信号，则进一步根据步骤(S2)设置的参数判断是否有持续时间长度要求，如果有持续时间长度要求的波形，则进入步骤(S4.3)；如果没有持续时间长度要求的波形，则进入步骤(S4.4)；

(S4.3)、记录该数字信号出现的起始时间Ts和结束时间Te，得到该数字信号的波形时间长度T＝(Te-Ts)，再比较波形时间长度T与用户设置的时间值Tu是否满足用户设置关系，如果满足，则将起始时间-Ts送到时间数据总线上，再进入步骤(S4.5)；如果不满足，则不向时间数据总线上传输数据；

(S4.4)、记录该数字信号出现的起始时间Ts，并将起始时间Ts送到时间数据总线上，再进入步骤(S4.5)；

(S4.5)、当时间数据总线上出现有效时间数据时，地址生成器从0地址依次循环产生操作波形搜索数据存储器所需要的写地址，再根据当前的地址将数据选择器输出的数据流存入波形搜索数据存储器中；

在本实施例中，当步骤(S3)中输入信号完成后，时间计数器将在FPGA系统时钟下不断计数，时间计数器在信号2的第1个上升沿的计数值为CT1、第1个下降沿的计数值为CT2、第2个上升沿的计数值为CT3、第2个下降沿的计数值为CT4依次类推。

如图2所示的第1个脉宽，欠幅搜索模块在信号2的上升沿和下降沿时分别锁存时间计数器的时间值CT1、CT2。在信号2为高电平期间信号1也有高电平，该情况即表示当前的脉宽幅度超过了阈值电平H和阈值电平L,不符合设置逻辑电平要求：在信号2为高电平期间信号1一直为低电平，所以欠幅搜索模块继续查找符合设置逻辑电平的数字信号；

如图2所示的第2个脉宽产生的信号1和信号2进入欠幅搜索模块时，脉宽搜索模块在信号2的上升沿和下降沿分别锁存时间值CT3、CT4。在信号2为高电平期间信号1一直为低电平，符合设置逻辑电平要求，需计算脉宽宽度。脉宽搜索模块计算数字信号的波形时间长度T＝(CT4-CT3)＝82us，T＝82us小于用户设置的时间Tu＝92us。所以模块需要将CT3的值送到时间数据总线上，地址生成器产生操作波形搜索数据存储器所需要的写地址0，再根据当前的地址0将数据选择器输出的数据CT3存入波形搜索数据存储器中；

当如图2所示的第3个脉宽产生的信号1和信号2进入脉宽搜索模块时，脉宽搜索模块在信号2的上升沿和下降沿分别锁存时间值CT5、CT6。在信号2为高电平期间信号1一直为低电平，符合设置逻辑电平要求，需计算脉宽宽度。脉宽搜索模块计算数字信号的波形时间长度T＝(CT6-CT5)＝104us，T＝104us大于用户设置的时间Tu＝92us。所以模块不需要将CT5的值送到时间数据总线上。

(S5)、触发时间记录

首先使能触发时间记录模块，触发时间记录模块在数字示波器有效的触发信号产生时，将时间计数器当前的计数值锁存到D_triger中；将地址产生器当前的地址锁存到A_triger中；

(S6)、处理器数据处理

(S6.1)、处理器对数字示波器本次采集后的波形数据进行处理和显示；

(S6.2)、在步骤(S6.1)完成后，处理器读取数字示波器当前的时基档位，计算出屏幕显示的时间长度D_display；读取D_triger、预触发深度值P_length、波形搜索数据波形存储器长度P_fifo，计算出屏幕显示所需的时间范围D_left和D_right；

$D_{left}=D_{triger}-D_{display}*P_{length}/P_{fifo}$

$D_{right}=D_{triger}+D_{display}*(1-\frac{P_{length}}{P_{fifo}})$

其中，D_triger值作为波形搜索数据与数字示波器触发点对齐的参考值、D_left和D_right分别为屏幕显示波形搜索数据对应的最小值和最大值；

本实施例中假设某一次采集过程中：D_display＝10ms,P_length＝2KB，P_fifo＝4KB,D_triger＝8621us,则有：

$D_{left}=8621us-10000us*\frac{2KB}{4KB}=3651us$

$D_{right}=8621us+10000us*(1-\frac{2KB}{4KB})=13621us$

(S6.3)、处理器从A_triger中依次向触发前数据区读取数据，如果读取数据在D_left和D_triger之间则在屏幕上标记,如果读取数据小于D_left时则进入步骤(S6.4)；

(S6.4)、处理器从A_triger中依次向触发后数据区读取数据，如果读取数据在D_triger和D_right之间则在屏幕上标记，如果读取数据大于D_right则停止标记，且表示本次波形搜索完成。

图3是波形搜索数据存储器结构示意图。

在本实施例中，如图3所述，波形搜索数据存储器是一个具有读写地址控制的环形结构存储器；协同处理控制器使能数据存储后首先从波形搜索数据存储器的起始地址0开始存储。

当触发时间记录模块没有检测到有效的触发信号出现之前，地址生成器一直控制数据存储器循环存储数据；当触发信号到来时，将地址产生器当前的地址锁存到A_triger中。再根据数字示波器的预触发深度和数据存储器的长度计算出触发前数据区第一个有效地址B，和触发后数据区最后一个有效地址D或者地址A。地址D表示触发后数据区满足计算出的触发信号到来后的数据长度。地址A表示触发后数据区不满足计算出的触发信号到来后的数据长度，该情况下优先满足触发前数据长度。所以当地址生成器的下一个地址等于B点的地址时，停止向数据存储器中写入数据。

结合步骤(S6)可知，处理器从A_triger中依次向图3中的B点方向读取数据，如果数据在D_left＝3651us和D_triger＝10000us之间则在屏幕上标记,如果数据超过了D_left＝3651us和D_triger＝10000us的范围就从A_triger中依次向图3中的C点方向读取数据，如果数据在D_triger＝10000us和D_right＝13621us之间则在屏幕上标记，如果数据超过了该范围就不再标记。

尽管上面对本发明说明性的具体实施方式进行了描述，以便于本技术领域的技术人员理解本发明，但应该清楚，本发明不限于具体实施方式的范围，对本技术领域的普通技术人员来讲，只要各种变化在所附的权利要求限定和确定的本发明的精神和范围内，这些变化是显而易见的，一切利用本发明构思的发明创造均在保护之列。

Claims (4)

1.一种数字示波器的波形搜索方法，其特征在于，包括以下步骤：

(1)、对硬件协同处理装置进行初始化

(1.1)、对信号整形电路初始化

信号整形电路中的多路选择器A选择通道1作为默认的信号输入通道；

根据数字示波器采集系统得到输入信号的幅度V，将比较器H的阈值电平设置为V/2，比较器L的阈值电平设置为0；

(1.2)、对FPGA初始化

将FPGA中的多路选择器B、时间计数器模块、地址生成器模块、数据选择器模块、触发时间记录模块、波形搜索模块、协同处理控制器模块、波形搜索数据存储器模块进行初始化；

(2)、波形搜索参数设置

用户通过数字示波器的人机交互界面向硬件协同处理装置设置相关波形参数；

(3)、信号输入

输入信号经过信号调理电路后输入到硬件协同处理装置，再经过其内部的信号整形电路后得到数字信号，最后将数字信号送到FPGA中的多路选择器B，并行执行步骤(4)和(5)；

(4)FPGA实现波形搜索

(4.1)、使能装置中的时间计数器模块、地址生成器模块，并根据步骤(2)的设置相关波形参数使能指定的波形搜索模块，并将多路选择器B的输出接入到该波形搜索模块，指定波形搜索模块输出的数据流通过数据选择器模块输出到波形搜索数据存储器中；

(4.2)、FPGA重复的从输入的数数字信号流中查找符合条件的数字信号，如果没有找到符合条件的数字信号，则继续执行步骤(4.2)，如果找到符合条件的数字信号，则进一步根据步骤(2)设置的参数判断是否有持续时间长度要求，如果有持续时间长度要求的波形，则进入步骤(4.3)；如果没有持续时间长度要求的波形，则进入步骤(4.4)；

(4.3)、记录该数字信号出现的起始时间Ts和结束时间Te，得到该数字信号的波形时间长度T＝(Te-Ts)，再比较波形时间长度T与用户设置的时间值Tu是否满足用户设置关系，如果满足，则将起始时间Ts送到时间数据总线上，再进入步骤(4.5)；如果不满足，则不向时间数据总线上传输数据；

(4.4)、记录该数字信号出现的起始时间T，并将起始时间Ts送到时间数据总线上，再进入步骤(4.5)；

(4.5)、当时间数据总线上出现有效时间数据时，地址生成器从0地址依次循环产生操作波形搜索数据存储器所需要的写地址，再根据当前的地址将数据选择器输出的数据流存入波形搜索数据存储器中；

(5)、触发时间记录

首先使能触发时间记录模块，触发时间记录模块在数字示波器有效的触发信号产生时，将时间计数器当前的计数值锁存到d_triger中；将地址生成器当前的地址锁存到A_triger中；

(6)、处理器数据处理

(6.1)、处理器对数字示波器本次采集后的波形数据进行处理和显示；

(6.2)、在步骤(6.1)完成后，处理器读取数字示波器当前的时基档位，计算出屏幕显示的时间长度D_display；读取D_triger、预触发深度值P_length、波形搜索数据存储器长度P_fifo，计算出屏幕显示所需的时间范围D_left和D_right；

D_left＝D_triger-D_display*P_length/P_fifo

$D_{right}=D_{triger}+D_{display}*(1-\frac{P_{length}}{P_{fifo}})$

其中，D_triger值作为波形搜索数据与数字示波器触发点对齐的参考值、D_left和D_right分别为屏幕显示显示波形搜索数据对应的最小值和最大值；

(6.3)、处理器从A_triger中依次向触发前数据区读取数据，如果读取数据在D_left和D_triger之间则在屏幕上标记,如果读取数据小于D_left时则进入步骤(6.4)；

(6.4)、处理器从A_triger中依次向触发后数据区读取数据，如果读取数据在D_triger和D_right之间则在屏幕上标记，如果读取数据大于D_right则停止标记，且表示本次波形搜索完成。

2.根据权利要求1所述的一种数字示波器的波形搜索方法，其特征在于，所述的步骤(3)中，设置相关波形参数的方法为：

(2.1)、在波形搜索类型设置菜单，选择波形搜索的类型；

(2.2)、在波形参数设置菜单，设置波形搜索相关参数，包括波形输入通道、阈值电平调节、信号极性、标记条件、指定波形独有的参数等设置；

(2.3)、记录数字示波器的预触发深度值P_length和波形搜索数据存储器长度P_fifo。

3.根据权利要求1所述的一种数字示波器的波形搜索方法，其特征在于，所述的步骤(3)中，信号整形电路包括多路选择器A、比较器H和比较器L；多路选择器A的输出分别连接比较器H和比较器L的输入，根据用户设置的波形搜索类型，选择比较器的工作，且至少存在一个比较器的运行，比较器H和比较器L的输出端可以得到数字信号，该数字信号作为指定波形搜索模块运行时有效的输入信号。

4.根据权利要求1所述的一种数字示波器的波形搜索方法，其特征在于，所述的步骤(4.5)中，波形搜索数据存储器是一个具有读写地址控制的环形结构存储器；协同处理控制器使能数据存储后首先从波形搜索数据存储器的起始地址O开始存储。