CN107300632A - 一种荧光示波器的数字信号处理系统 - Google Patents

Abstract

一种荧光示波器的数字信号处理系统，包括信号发生器模块、示波器数据接收模块、LA数据接收模块、高精度数字触发模块、DDR3内存读写模块、硬件DVM计算模块、示波器采样率计算模块、示波器采集控制模块、硬件示波器串行总线解码模块、硬件数据内插模块、硬件可配置数字滤波器模块、硬件垂直插值模块、硬件高精度数字TDC模块、硬件FFT计算模块、硬件快速采集模块、硬件荧光采集模块和硬件波形颜色处理模块。本发明所有数字信号处理过程均采用可编程逻辑器件进行处理，有效克服了现有技术存在的形捕获率较低，不能很好的捕获偶发低概率事件的不足，满足了实际需要。

Description

一种荧光示波器的数字信号处理系统

技术领域

本发明涉及示波器领域，具体涉及一种荧光示波器的数字信号处理系统。

背景技术

近年来,在较广泛的技术领域,现代电子信号呈现出复杂化、多样性的特征,尤其是信号的频率范围不断拓宽,信号的瞬时性、复杂度不断增加,信号非平稳特性的增长极为迅速,传统示波器很难满足当前测试需求。

数字荧光示波器具有快速波形捕获速率和超强显示能力，连续高速采样能力，荧光仪器的出现解决了传统虚拟仪器的捕获率低，连续采集能力差等缺点。

示波器是一种电子测量仪器，用于测量电压电流波形，在调试、分析、电路故障诊断的场合都会使用到示波器。荧光示波器具有较高的捕获率、高稳定性性、可重复性和易操作性的等特点。

现有的示波器波形捕获率都非常较低，不能很好的捕获偶发低概率事件，给实际测量过程中带来困难，不能满足实际需要。所以我们就需要一种高捕获率的示波器。

发明内容

本发明的目的是提供一种荧光示波器的数字信号处理系统，以克服现有示波器技术存在的波形捕获率较低，不能很好的捕获偶发低概率事件，并且不能测量常用数字协议，给实际测量过程中带来困难，不能满足实际需求。

为了实现上述目的，本发明采用如下技术方案：一种荧光示波器的数字信号处理系统，其特征在于，包括：LA数据接收模块1、示波器数据接收模块2、信号发生器模块3、高精度数字触发模块4、示波器采样率计算模块5、硬件DVM计算模块6、示波器采集控制模块7、内部RAM数据存储模块8、DDR3内存读写模块9、硬件示波器串行总线解码模块10、硬件数字内插模块11、硬件FFT计算模块12、硬件可配置数字滤波模块13、硬件数字垂直内插模块14、硬件快速采集模块15、硬件高精度数字TDC(Time to Digital Convrtor)模块16、硬件荧光采集模块17、硬件波形颜色处理模块18、USBPCIE专用处理器控制模块19和上位机20。

LA数据接收模块1的输出端分别与高精度数字触发模块4和示波器采样率计算模块5的一个输入端连接，高精度数字触发模块4的输出端与示波器采集控制模块7的触发输入端连接，该示波器采集控制模块7的两个输出端分别与内部RAM数据存储模块8和DDR3内存读写模块9的一个输入端连接。

示波器数据接收模块2的输出端分别与信号发生器模块3、高精度数字触发模块4、示波器采样率计算模块5、硬件DVM计算模块6的一个输入端连接，示波器采样率计算模块5的输出端分别与内部RAM数据存储模块8和DDR3内存读写模块9的另一个输入端连接；该信号发生器模块3的输出端用于输出DDS数据；该硬件DVM计算模块6的输出端与USBPCIE专用处理器控制模块19的一个输入端连接。

该内部RAM数据存储模块8的一个输入端还与DDR3内存读写模块9的压缩数据输出端连接。

该内部RAM数据存储模块8的输出端分别与该信号发生器模块3、该硬件DVM计算模块6、硬件示波器串行总线解码模块10、硬件数字内插模块11、硬件FFT计算模块12和USBPCIE专用处理器控制模块19的输入端连接。

硬件示波器串行总线解码模块10的输出端与USBPCIE专用处理器控制模块19的输入端连接。

硬件FFT计算模块12的输出端与USBPCIE专用处理器控制模块19的一个输入端连接。

硬件数字内插模块11的输出端分别与硬件可配置数字滤波器模13、硬件数字垂直内插模块14、硬件高精度数字TDC模块16的输入端连接。

硬件可配置数字滤波模块13和硬件数字垂直内插模块14的输出端与硬件快速采集模块15和硬件荧光采集模块17的一个输入端连接；硬件高精度数字TDC模块16的两个输出端分别与硬件快速采集模块15和硬件荧光采集模块17的另一个输入端连接。

硬件快速采集模块15和硬件荧光采集模块17的输出端分别与硬件波形颜色处理模块18的两个输入端连接，硬件波形颜色处理模块18的输出端以及硬件高精度数字TDC模块16的一个输出端分别与USBPCIE专用处理器控制模块19的两个对应输入端连接。

该USBPCIE专用处理器控制模块19的控制信号输出端分别与LA数据接收模块1、示波器数据接收模块2、硬件示波器串行总线解码模块10、硬件可配置数字滤波模块13、硬件快速采集模块15和硬件波形颜色处理模块18的控制端连接。

该USBPCIE专用处理器控制模块19的一个接口与上位机20的接口连接。

所述的信号发生器模块3包括：SIN波发生处理模块、方波发生处理模块、脉冲波发生处理模块、任意波处理模块、波形调制处理模块，波形幅度偏移处理模块波形还原处理，波形调制处理模块的输出端与波形幅度偏移处理模块的一个输入端连接；SIN波发生处理模块、方波发生处理模块、脉冲波发生处理模块、任意波处理模块的输出端通过位数据选择模块与波形幅度偏移处理模块的另一输入端连接；波形幅度偏移处理模块的输出端为该信号发生器模块3的输出端，用于输出DDS数据。

所述的示波器数据接收模块2由高数串并转换处理器和波形幅度修正处理器组成，其中：

高数串并转换处理器用于将ADC输入的高数差分信号经过高数串并转换处理2.1得到低速的并行数据，再经过ADC字节处理2.2得到8位字节对齐的数据。

由高数串并转换处理器输出的8位数据，经过波形幅度修正处理器的16位数字乘法器2.3后输出24位数据，由于经过数字修正后数据对ADC的分辨率有一点的损失，所以专门设计动态误差处理2.4，然后再经过24位加法器2.5后输出25位数据，再经过输出数据截位处理2.6得到8位有效的ADC数据；本算法解决了传统软件计算幅度修正时间长，并且还解决了传统数字修正带来的分辨率的损失。

所述的LA数据接收模块1包括依次连接的高数串并转换处理器11、LA数据去抖处理器12和LA数据重新组合器13，16组逻辑分析仪差分线经高数串并转换处理器11得到8位的数据，再经过LA数据去抖处理器12的处理得到稳定的逻辑，再经过LA数据重新组合器13得到16位8组的逻辑分析仪数据。

所述的高精度数字触发模块4包括：LA波形去抖动处理器4.1、示波器波形去抖动处理器4.2、示波器触发源的选择处理器4.3、数字边沿触发器A、数字脉冲触发器B、数字超时触发器C、数字间隔触发器D、数字窗口触发器E、数字欠幅触发器F、数字斜率触发器G、数字视频触发器H、数字UART触发解码器I、数字LIN触发解码器J、数字CAN触发解码器K、数字SPI触发解码器L、数字FlexRay触发解码器M、数字IIC触发器N、数字ARINC429触发O、数字MIL-SD-1553B触发器P,数字USB触发器Q、和数字同步触发器R；

LA波形去抖动处理器4.1和示波器波形去抖动处理器4.2的输出端与示波器触发源的选择处理器4.3的输入端连接，该选择处理器4.3的输出端分别与上述所有的触发器和触发解码器的输入端连接，该所有的触发器和触发解码器的输出端通过一数据选择器选择输出触发信号。

所述的DDR3内存读写模块9包括DDR3写控制处理器9.1、数据压缩处理器9.2、DDR3写数据处理器9.3、DDR3读数据处理器9.4、条件搜索处理器9.5和硬件DDR3存储器9.6，DDR3写控制处理器9.1的两个输出端分别与DDR3读数据处理器9.4和硬件DDR3存储器9.6的一个输入端连接，DDR3写数据处理器9.3的输出端与硬件DDR3存储器9.6连接；硬件DDR3存储器9.6的一个输出端与DDR3读数据处理器9.4另一输入端连接，DDR3读数据处理器9.4的输出端分别与数据压缩处理器9.2和条件搜索处理器9.5的输入端连接。

所述的硬件DVM计算模块6包括波形平均值处理器、交流功率处理器和直流功率处理器；该波形平均值处理器包括依次连接的48位累加器6.1、除法处理得到示波器6.2和移位处理器6.3；该交流功率处理器包括依次连接的交流值计算器6.4、平方处理器6.5、累加处理器6.6、除法处理器6.7、开方处理器6.8和移位处理器6.9；该直流功率处理器包括依次连接的直流值计算器6.10、平方处理器6.11、累加处理器6.12、除法处理器6.13、开方处理器6.14和移位处理器6.15。

该交流值计算器6.4和直流值计算6.10的输入端分别与所述的移位处理器6.3的输出端连接。

所述的示波器采样率计算模块5包括：采样率计算模块5.1、波形峰值处理模块、波形增强分辨率处理模块、波形平均值处理模块和采集方式选择模块5.10，其中：

该波形峰值处理模块包括最大值计算模块5.2、最小值计算模块5.4和最大值最小值组合模块5.3，最大值计算模块5.2和最小值计算模块5.4的输出端与最大值最小值组合模块5.3的输入端连接。

该波形增强分辨率处理模块包括依次连接的数据累加器5.4、除法器5.5和5.6截位器。

该波形平均值处理模块包括依次连接的加法器5.7、除法器5.8和5.9截位器。

所述的波形峰值处理模块、波形增强分辨率处理模块和波形平均值处理模块的输出端与采集方式选择模块5.10的不同输入端连接。

所述的硬件数字内插模块11包括：硬件SINX/X插值处理模块、线性插值处理模块、硬件可控延迟处理器11.8和数据选择器11.9，其中：

该硬件sinx/x插值处理模块包括：SINX/X插值系数ROM11.1、乘法器11.2、加法器11.3和截位器11.4，乘法器11.2、加法器11.3和截位器11.4依次连接，乘法器11.2还与SINX/X插值系数ROM11.1连接。

该线性插值处理模块包括依次连接的计算步进器11.5、加法器11.6和截位器11.7。

所述的乘法器11.2、计算步进器11.5和硬件可控延迟处理器11.8的输入端和输出端分别与示波器的采集数据线和数据选择器11.9的输入端连接。

所述的硬件可配置数字滤波模块13包括依次连接的滤波器系数存储器13.1、乘法器13.2、加法器13.3和数据截位器13.4，乘法器13.2的另一输入端还与示波器的输入数据连接。

所述的硬件数字垂直内插模块14包括点显示处理器、线显示处理和显存地址计算，点显示处理时采集数据输入数据显示范围处理14.4点显示数据输入到数据选择器14.5，线显示处理时采集数据输入到数据峰值计算14.1输出的峰值数据再输出到数据垂直插值处理14.2得到线显示的数据然后再输入到数据显示范围处理14.3得到线显示数据输入到数据选择器14.5得到的显存数据再经过乘法器14.6 得到24位显存地址的输出。

所述的硬件高精度数字TDC模块16包括：TDC插值系数ROM16.1与示波器采集数据经过乘法器16.2得到48位数据，再经过加法器16.3得到48位数，再经过截位器16.4得到8位数据，再依次经过触发条件处理器16.5和TDC时间计算器16.6得到8位TDC值的输出；通过以上算法使数字TDC的时间分辨率小于1ps。

所述的硬件FFT计算模块12包括：FFT的控制器12.1、实数平方器12.2、实部蝶变系数ROM12.3、实数乘法器12.4、实数加法器12.5、实数据截位器12.6、数据转换器12.7、实部蝶变器12.8、虚部蝶变系数ROM12.9、虚数乘法器12.10、虚数加法器12.11、虚数据截位器12.12、虚部蝶变器12.13、虚数平方器12.14、加法运算器12.15、开方运算器12.16和数据截位器12.17；

示波器的采集数据线经过数据转换器12.7得到16位实部数据，经过实部蝶变器12.8实部蝶变原始数据，以及FFT的控制处理12.1整个FFT计算碟形变换的计算，碟形变换实部处理主要包括实部蝶变系数ROM12.3与实部蝶变12.8的颜色数据经过实数乘法器12.4，再经过实数加法器12.5，再经过实现截位器12.6处理，然后再把计算后的实部数据写入实部蝶变12.8的原始数据；碟形变换虚部处理主要包括虚部蝶变系数ROM12.9与虚部蝶变器12.13的颜色数据经过虚数乘法器12.10，再经过虚数加法器12.11，再经过虚数据截位器12.12处理实现截位处理，然后再把计算后的实部数据写入虚部蝶变器12.13的原始数据；碟形变换接收后实部数据经过实数平方器12.2，虚部数据经过虚数平方器12.14，然后再依次经过加法运算器12.15、开方运算器12.16和数据截位器12.17处理得到FFT数据，经过以上算法处理使FFT的计算点数更多，使示波器的频率分辨率小。

所述的硬件快速采集模块15包括依次连接的写显存SRAM计算器15.1、硬件SRAM15.2和读显存SRAM计算器15.3，写显存SRAM计算器15.1将显存数据写入硬件SRAM15.2，然后再经过读显存SRAM计算器15.3读出显存数据，经过以上算法处理可以使硬件读写显存速度非常快。

所述的硬件荧光采集模块17包括依次连接的读显存SRAM17.3、硬件显存SRAM17.4和读显存数据模块17.5，显示经过读显存SRAM17.3计算从硬件显存SRAM17.4读出以前写入显存的数据，然后再经过计算新显存数据17.1后，再经过写入新显存数据17.2，使对于显存数据得到快速更新，数据经过读显存数据模块17.5得到最终的显存数据；经过以上算法处理可以使示波器既能有较大的刷新率的同时，又能保证波形的灰度级别和颜色空间充足。

所述的硬件波形颜色处理模块18包括：波形灰度处理模块、波形色温处理模块、波形余晖处理模块、波形颜色方式选择器18.6和示波器网格处理器18.10，其中：

该波形灰度处理模块用于：先进行SRAM数据拆分18.1处理，把对于数据拆分成对于通道；再计算波形灰度值18.2把显存数据转换成灰度数据；最后将灰度值转换成颜色值18.3，得到灰度显示方式的显存数据。

该波形色温处理模块用于：先进行SRAM数据拆分18.4，得到分通道的数据；然后计算波形颜色值18.5，得到色温显示的颜色值数据。

该波形余晖处理模块用于：先进行SRAM数据拆分18.7，得到分通道的数据；再依次进行转换波形亮度18.8和颜色转换18.9，得带余晖模式的显示数据。

上述的灰度显示方式的显存数据、色温显示的颜色值数据和带余晖模式的显示数据，经过波形颜色方式选择器18.6选择得到用户所需要的显示方式的数据，最后显示时间再经过示波器网格处理器18.10上传波形已经画好网格；经过以上算法处理使本示波器的显示方式同时支持灰度显示、色温显示、余晖显示三种显示方式。

本发明的优点是：所有数字信号处理过程均采用可编程逻辑器件进行处理，有效克服了现有技术存在的形捕获率较低，不能很好的捕获偶发低概率事件的不足，满足了实际需要。

附图说明

图1为本发明实施例的整体电路构成框图；

图2为本发明的信号发生器模块的电路构成框图；

图3为本发明的示波器数据接收模块的电路构成框图；

图4为本发明的LA数据接收模块的电路构成框图；

图5为本发明的高精度数字触发模块的电路构成框图；

图6为本发明的DDR3内存读写模块的电路构成框图；

图7为本发明的硬件DVM计算模块的电路构成框图；

图8为本发明的示波器采样率计算模块的电路构成框图；

图9为本发明的硬件数字内插模块的电路构成框图；

图10为本发明的硬件可配置数字滤波器模块的电路构成框图；

图11为本发明的硬件数字垂直插值模块的电路构成框图；

图12为本发明的硬件高精度数字TDC模块的电路构成框图；

图13为本发明的硬件FFT计算模块的电路构成框图；

图14为本发明的硬件快速采集模块的电路构成框图；

图15为本发明的硬件荧光采集模块的电路构成框图；

图16为本发明的硬件波形颜色计算模块的电路构成框图。

具体实施方式

下面通过实施例，并结合附图，对本发明的技术方案作进一步具体的说明。

如图1所示（上部的右侧英文字母a-l各端与下部的左侧各a-l对应连接），本发明一种荧光示波器的数字信号处理系统，其特征在于，包括：LA数据接收模块1、示波器数据接收模块2、信号发生器模块3、高精度数字触发模块4、示波器采样率计算模块5、硬件DVM计算模块6、示波器采集控制模块7、内部RAM数据存储模块8、DDR3内存读写模块9、硬件示波器串行总线解码模块10、硬件数字内插模块11、硬件FFT计算模块12、硬件可配置数字滤波模块13、硬件数字垂直内插模块14、硬件快速采集模块15、硬件高精度数字TDC(Time toDigital Convrtor)模块16、硬件荧光采集模块17、硬件波形颜色处理模块18、USBPCIE专用处理器控制模块19和上位机20。

LA数据接收模块1的输出端分别与高精度数字触发模块4和示波器采样率计算模块5的一个输入端连接，高精度数字触发模块4的输出端与示波器采集控制模块7的触发输入端连接，该示波器采集控制模块7的两个输出端分别与内部RAM数据存储模块8和DDR3内存读写模块9的一个输入端连接。

示波器数据接收模块2的输出端分别与信号发生器模块3、高精度数字触发模块4、示波器采样率计算模块5、硬件DVM计算模块6的一个输入端连接，示波器采样率计算模块5的输出端分别与内部RAM数据存储模块8和DDR3内存读写模块9的另一个输入端连接；该信号发生器模块3的输出端用于输出DDS数据；该硬件DVM计算模块6的输出端与USBPCIE专用处理器控制模块19的一个输入端连接。

该内部RAM数据存储模块8的一个输入端还与DDR3内存读写模块9的压缩数据输出端连接。

该内部RAM数据存储模块8的输出端分别与该信号发生器模块3、该硬件DVM计算模块6、硬件示波器串行总线解码模块10、硬件数字内插模块11、硬件FFT计算模块12和USBPCIE专用处理器控制模块19的输入端连接。

硬件示波器串行总线解码模块10的输出端与USBPCIE专用处理器控制模块19的输入端连接。此处硬件示波器串行总线解码模块10的输入端和输出端与USBPCIE专用处理器控制模块19之间是不同的控制信号的连接（并不是短路）。

硬件FFT计算模块12的输出端与USBPCIE专用处理器控制模块19的一个输入端连接。

硬件数字内插模块11的输出端分别与硬件可配置数字滤波器模13、硬件数字垂直内插模块14、硬件高精度数字TDC模块16的输入端连接。

硬件可配置数字滤波模块13和硬件数字垂直内插模块14的输出端与硬件快速采集模块15和硬件荧光采集模块17的一个输入端连接；硬件高精度数字TDC模块16的两个输出端分别与硬件快速采集模块15和硬件荧光采集模块17的另一个输入端连接。

硬件快速采集模块15和硬件荧光采集模块17的输出端分别与硬件波形颜色处理模块18的两个输入端连接，硬件波形颜色处理模块18的输出端以及硬件高精度数字TDC模块16的一个输出端分别与USBPCIE专用处理器控制模块19的两个对应输入端连接。

该USBPCIE专用处理器控制模块19的控制信号输出端分别与LA数据接收模块1、示波器数据接收模块2、硬件示波器串行总线解码模块10、硬件可配置数字滤波模块13、硬件快速采集模块15和硬件波形颜色处理模块18的控制端连接。

该USBPCIE专用处理器控制模块19的一个接口与上位机20的接口连接。

示波器在工作时，通过示波器数据接收模块1使高速串行数据转变成低速并行数据数据然后分别输入到信号发生器模块3、示波器采样率计算模块5、高精度数字触发模块4、硬件DVM计算模块6，经过采样率计算模块5把数据写入内部RAM数据存储模块8和DDR3内存读写模块9，采集的数据可以直接通到 USBPCIE专用处理器控制模块19传输到上位机20进行数据分析处理，也可以直接通过快硬件数字内插模块11、硬件高精度数字TDC模块16，然后写入硬件显存中，最后把显存直接传输到处理器或者上位机20。

如图2所示，所述的信号发生器模块3包括：SIN波发生处理模块a、方波发生处理模块b、脉冲波发生处理模块c、任意波处理模块d、波形调制处理模块e，波形幅度偏移处理模块f和波形还原处理模块g，波形调制处理模块的输出端与波形幅度偏移处理模块的一个输入端连接；SIN波发生处理模块、方波发生处理模块、脉冲波发生处理模块、任意波处理模块的输出端通过位数据选择模块与波形幅度偏移处理模块的另一输入端连接；波形幅度偏移处理模块的输出端为该信号发生器模块3的输出端，用于输出DDS数据。

其中SIN波处理模块工作流程：输入的频率控制字经过48位相位累加器3.1输出再与USBPCIE专用处理器控制模块19输出初始相位信号，经48位加法器3.2相加输出48位数据，再经过相位去抖动处理器3.3处理后，输出的48位数据，再经过48位加法器3.4输出48位数据，再经过相位量化器3.5输出16位数据输出至3.6sin数据得到sin数据。

方波发生处理模块：经过48位相位累加器3.7输出18位数据，经48位相位加法器3.8输出48位数据，再经相位动态截位处理器3.9输出16位数据，再经16位加法器3.10生产16位方波数据。

脉冲波发生处理模块：经过48位相位累加器3.11输出48位数据，再经过48位相位加法器3.12输出48位数据，再经过相位动态截位器3.13输出18位数据，再经过18位乘法器3.14输出48位数据，再经过动态移位处理器3.15输出16位脉冲波数据。

任意波发生处理模块：经过48位累加器3.16输出48位数据，再经过48位相位加法器3.17输出48位数据，再经过任意波数据存储器3.19输出16位任意波数据。

波形调制处理模块：示波器采集数据经过数据转换模块3.20输出16位数据，再经过调制波选择器3.23输出16位数据写入调制波数据存储器3.24，调制波的频率控制48位相位累加器3.21输出48位数据，再经过相位量化器3.22输出16位数据，再经过AM调制深度计算3.25输出16位数据，再经过AM开关3.27输出16位AM调制数据；FM调制经过FM调制频偏处理器3.26输出16位数据，再经过FM调制开关3.28后输出16位数据，再经过48位乘法器3.29输出64位数据，再经过输出截位器3.30得到频率控制字。

上述各波形发生处理模块输出的波形类型，经过16位数据选择器3.31输出16位数据，再经过16位乘法器3.32输出32位数据，再经过数据截位器3.33输出16位数据，再经过数据乘法器3.34输出32位数据，再经过32位加法器3.35输出33位数据，再经过数据截位器3.36输出16位DAC数据。所述示波器具有信号发生器功能，并且带AM，FM2中调制功能，调制源的数据可以来源示波器采集数据，并且信号源可以实时还原示波器采集的数据，也可以还原示波器采集数据经过用户挑选后的数据。

图2中各输入端和输出端为：A1-48位频率控制字输入，A2-FM调制开关，A3-AM调制开关，A4-16位AM调制深度控制字，A5-48位调制波频率控制字，A6-8位示波器当前采集数据，A7-16位用户设置调制波数据，A8-16位FM频偏控制字，A9-16位加法数输入，A10-48位初始相位输入，A11-18位斜率系数输入，A12-16位任意波数据输入，A13-8位采集还原数据输入，A14-16位波形幅度控制输入，A15-32位波形偏移控制输入，A16-16位DAC数据输出。

如图3所示，所述的示波器数据接收模块2由高数串并转换处理器和波形幅度修正处理器组成，其中：

高数串并转换处理器用于将ADC输入的高数差分信号经过高数串并转换处理2.1得到低速的并行数据，再经过ADC字节处理2.2得到8位字节对齐的数据；

由高数串并转换处理器输出的8位数据，经过波形幅度修正处理器的16位数字乘法器2.3后输出24位数据，由于经过数字修正后数据对ADC的分辨率有一点的损失，所以专门设计动态误差处理2.4，然后再经过24位加法器2.5后输出25位数据，再经过输出数据截位处理2.6得到8位有效的ADC数据。本算法解决了传统软件计算幅度修正时间长，并且还解决了传统数字修正带来的分辨率的损失。

如图4所示，所述的LA数据接收模块1包括依次连接的高数串并转换处理器1.1、LA数据去抖处理器1.2和LA数据重新组合器1.3，16组逻辑分析仪差分线经高数串并转换处理器1.1得到8位的数据，再经过LA数据去抖处理器1.2的处理得到稳定的逻辑，再经过LA数据重新组合器1.3得到16位8组的逻辑分析仪数据。由于经过逻辑比较后的数字波形灵敏度非常高，这样使时间测量波形发生抖动，所以本算法加入LA数据去抖处理器1.2的处理使测量后的LA波形更加稳定，由于采用FPGA的高数串并转换使逻辑分析仪的采样率可以达到1GBPS/s以上。

如图5所示，所述的高精度数字触发模块4包括：数字边沿触发A、数字脉冲触发B、数字超时触发C、数字间隔触发D、数字窗口触发E、数字欠幅触发F、数字斜率触发G、数字视频触发H、数字UART触发I、数字LIN触发J、数字CAN触发K、数字SPI触发L、数字USB触发Q、数字IIC触发N、数字FlexRay触发M、数字ARINC429触发O、数字MIL-SD-1553B触发P、数字同步触发R，以及LA波形去抖动处理器4.1、示波器波形去抖动处理器4.2、示波器触发源的选择处理器4.3。

由此可见，本发明示波器数字触发类型非常丰富，其工作原理和过程是：示波器采集数据经过示波器波形去抖动处理器4.2得到去抖后的示波器数据数字触发的灵敏度可以进行实时配置；逻辑分析仪数据经过LA波形去抖动处理器4.1进行LA波形去抖处理后得到读抖动后的逻辑分析仪数据；示波器数据和逻辑分析仪数据经过示波器触发源的选择处理器4.3进行触发源的数据选择处理后得到所需要的触发数据然后输出到各个触发处理；数字边沿触发先经过边沿类型4.4的选择选择出对应的示波器触数据后，再经过寻找触发边沿类型4.5处理得到数字边沿触发数据；数字脉冲触发数据线经过脉冲边沿选择4.6得到对应边沿数据，然后再经过寻找脉冲开始边沿处理4.7得到脉冲开始边沿，然后再经过寻找脉冲结束边沿处理4.8得到所需要的触发脉冲；再经过数字脉冲时间计数处理4.9得到脉冲的宽度；然后再经过脉冲时间比较处理4.10以及经过脉冲触发条件选择处理4.11后得到用户所需要的脉冲触发数据。数字超时触发数据先经过超时边沿选择4.12得到超时触发数据，然后再经过寻找超时开始边沿处理4.13得到脉冲数据，再经过数字超时时间计数处理4.14得到超时的时间，再经过超时时间比较处理4.15得到超时触发数据；数字间隔触发数据先经过间隔边沿选择4.16得到间隔触发数据，然后再经过寻找间隔开始边沿处理4.17得到间隔触发开始数据，然后再经过寻找间隔结束边沿处理4.18达到间隔触发数据，再经过间隔时间计数处理4.19得到间隔触发的时间，再经过间隔时间比较处理4.20得到间隔时间和用户设置时间的关系，再经过间隔触发条件的选择处理4.21得到间隔触发数据；数字窗口触发经过窗口上升沿处理4.22以及窗口下降沿处理4.23得到窗口边沿数据数据，再经过窗口边沿处理4.24得到窗口触发数据；数字欠幅触发先经过千幅类型4.25先得到欠幅触发数据后，再经过寻找欠幅开始边沿4.26得到欠幅的开始，然后再经过寻找欠幅结束边沿4.27，再经过欠幅时间计数器4.28处理，然后再经过欠幅时间比较处理4.29，然后再经过欠幅触发条件选择4.30得到欠幅触发；斜率触发先经过斜率类型选择数据4.31后，再经过寻找斜率开始边沿4.32，然后再经过寻找斜率结束边沿4.33，然后再经过斜率时间计数处理4.34，然后再经过斜率时间比较处理4.35，然后再经过斜率触发条件选择处理4.36，得到斜率触发数据；数字视频触发触发数据先经过视频类型的选择处理4.37后，再经过视频头寻找处理4.38，再经过视频线数计数处理4.39，再经过视频触发方式选择处理4.40，得到视频触发数据；数字UART触发触发数据先经过UART空闲电平处理4.41，再经过UART开始位寻找处理4.42，再经过UART数据接收处理4.43，再经过UART结束位处理4.44，再经过UART触发方式选择处理4.45，得到UART触发数据；LIN触发数据依次经过LIN空闲电平处理4.46、LIN间隔场处理4.47、LIN同步字节处理4.48、LIN标识符处理4.49、LIN数据接收处理4.50、LIN帧间隙处理4.51、LIN触发方式选择4.52后，得到LIN触发数据；CAN触发数据依次经过CAN空闲电平处理4.53、CAN开始位处理4.54、CANID数据处理4.55、CANDLC数据接收处理4.56、CAN数据处理4.57、CAN数据CRC数据接收处理4.58、CAN触发方式选择处理4.59后得到CAN触发数据；SPI触发数据依次经过SPI时钟边沿处理4.60、SPI开始位处理4.61、SPI数据接收处理4.62、数据处理4.63、SPI触发方式选择处理4.64后得到SPI触发数据；Flexray触发数据依次经过FLexray空闲电平处理4.65、Flexray帧头处理4.66、FlexrayID处理4.67、Flexray数据长度处理4.68、头CRC数据接收处理4.69、周期处理4.70、Flexray数据处理4.71、Flexray数据CRC处理4.72、Flexray触发方式选择处理4.73后得到Flexray触发数据；数字IIC触发数据依次经过IIC时钟边沿处理4.74、IIC开始位处理4.75、IIC地址处理4.76、IIC读写处理4.77、IIC地址应答处理4.48、IIC数据接收处理4.79、IIC数据应答处理4.80、IIC停止位处理4.81、IIC触发方式选择处理4.82后，得到IIC触发数据；数字ARINC429触发数据依次经过ARINC429电平处理4.83、ARINC429LABE数据处理4.84、 ARINC429SDI数据处理4.85、ARINC429数据处理4.86、 ARINC429SSM数据处理4.87、ARINC429校验位处理4.88、ARINC429触发方式选择处理4.89、得到ARINC429触发数据；数字MIL-SD-1553B触发数据依次经过MIL-SD-1553B电平处理4.90、MIL-SD-1553B同步头处理4.91、MIL-SD-1553B数据接收处理4.92、MIL-SD-1553B停止位处理4.93、MIL-SD-1553B数据拆分处理4.94、MIL-SD-1553B触发数据处理4.95、MIL-SD-1553B触发方式选择处理4.96，得到MIL-SD-1553B触发数据；数字USB触发触发数据依次经过4.97、USB电平处理4.97、USB同步字段处理4.98、USB包标识符字段处理4.99、USB地址数据处理4.100、USB帧号数据处理4.101、USB数据处理4.102、USBCRC数据处理4.103、USB触发方式选择处理4.105，得到USB触发数据；同步触发数据依次经过同步触发边沿选择处理4.105、同步开始条件寻找4.106、同步结束条件选择4.107得到同步触发数据。

上述各个类型的触发数据经过数据选择器4.108选择出用户设置的触发类型数据；经过本算法后使示波器支持常用的数据触发解码（由于解码过程和触发过程类型只是输入数据不一样，所以解码单元在本发明中就不再具体说明）功能并且该示波器支持同步触发，同步触发能够完成多台机扩展测量多个信号。

如图6所示，所述的DDR3内存读写模块9包括DDR3写控制处理器9.1、数据压缩处理器9.2、DDR3写数据处理器9.3、DDR3读数据处理器9.4、条件搜索处理器9.5和硬件DDR3存储器9.6，DDR3写控制处理器9.1的两个输出端分别与DDR3读数据处理器9.4和硬件DDR3存储器9.6的一个输入端连接，DDR3写数据处理器9.3的输出端与硬件DDR3存储器9.6连接；硬件DDR3存储器9.6的一个输出端与DDR3读数据处理器9.4另一输入端连接，DDR3读数据处理器9.4的输出端分别与数据压缩处理器9.2和条件搜索处理器9.5的输入端连接。

工作时，示波器采集数据经过DDR3写数据处理器9.3与DDR3读写控制信号把示波器时间写入硬件DDR3存储器9.6，DDR3内的数据经过DDR3读数据处理器9.4和DDR3读写控制处理器9.1把DDR3的数据读出，然后经过数据压缩处理器9.2得到压缩后的大存储数据，经过条件搜索处理器9.5得到用户感兴趣的波形。经过以上算法处理使硬件采集的大量数据数据快速压缩成显示数据使其不丢失波形细节信息，并加快示波器的显示及响应速度；该条件搜索模块9.5处理加快了用户从大量数据中搜索自己感兴趣事件的时间，使示波器交互更加实时。

如图7所示，所述的硬件DVM计算模块6包括波形平均值处理器、交流功率处理器和直流功率处理器；该波形平均值处理器包括依次连接的48位累加器6.1、除法处理得到示波器6.2和移位处理器6.3；该交流功率处理器包括依次连接的交流值计算器6.4、平方处理器6.5、累加处理器6.6、除法处理器6.7、开方处理器6.8和移位处理器6.9；该直流功率处理器包括依次连接的直流值计算器6.10、平方处理器6.11、累加处理器6.12、除法处理器6.13、开方处理器6.14和移位处理器6.15；该交流值计算器6.4和直流值计算6.10的输入端分别与所述的移位处理器6.3的输出端连接。

8位ADC的采集数据经过48位累加器6.1输出48位的和值，然后经过除法处理6.2得到示波器的48位的平均值数据，然后在经过移位处理6.3得到8位平均值数据；交流功率处理8位ADC采集数据先经过交流值计算6.4得到8位的交流值，然后再经过平方处理6.5得到16位的平方值，再经过累加处理6.6得到64位的累加值，再经过除法处理6.7得到交流功率的平方，再经过开方处理6.8得到64位交流功率值，再经过移位处理6.9得到32位交流功率的输出；直流功率处理8位ADC采集数据先经过直流值计算6.10得到8位的直流，然后再经过平方处理6.11得到16位的平方值，再经过累加处理6.12得到64位的累加值，再经过除法处理6.13得到交流功率的平方，再经过开方处理6.14得到64位交流功率值，再经过移位处理6.15得到32位直流功率的输出。经过以上算法该可以同时计算交流功和直流功率，并且数值的更新次数大于10次每秒。

如图8所示，所述的示波器采样率计算模块5包括：采样率计算模块5.1、波形峰值处理模块、波形增强分辨率处理模块、波形平均值处理模块和采集方式选择模块5.10，其中：

该波形峰值处理模块包括最大值计算模块5.2、最小值计算模块5.4和最大值最小值组合模块5.3，最大值计算模块5.2和最小值计算模块5.4的输出端与最大值最小值组合模块5.3的输入端连接。

该波形增强分辨率处理模块包括依次连接的数据累加器、除法器5.5和5.6截位器。

该波形平均值处理模块包括依次连接的加法器5.7、除法器5.8和5.9截位器。

所述的波形峰值处理模块、波形增强分辨率处理模块和波形平均值处理模块的输出端与采集方式选择模块5.10的不同输入端连接。

工作时，采样率计算5.1根据当前时基控制当前所需要的采样率，峰值处理示波器的采集的数据经过最大值计算5.2、最小值计算5.4分别得到波形的最大值和最小值，然后经过最大值最小值组合5.3得到波形峰值输出，增强分辨率处理时示波器的数据经过数据累加器5.4得到12位增强分辨率数据，再经过除法5.5得到12位除法数据，再经过截位5.6得到8位增强分辨率数据；波形平均值处理采集数据和以前数据先经过加法器5.7得到32位波形和值，再经过除法5.8得到32位的平均值输出，再经过截位处理5.9达到8位的平均值数据；然后再经过采集方式的选择5.10得到用户需要的采集方式的数据。由于本算法是示波器的每个采集通道都可以进行相应的处理，所以本算法支持示波器的每个通道处在不同的采集模式。

如图9所示，所述的硬件数字内插模块11包括：硬件sinx/x插值处理模块、线性插值处理模块、硬件可控延迟处理器11.8和数据选择器11.9，其中：

该硬件sinx/x插值处理模块包括：SINX/X插值系数ROM11.1、乘法器11.2、加法器11.3和截位器11.4，乘法器11.2、加法器11.3和截位器11.4依次连接，乘法器11.2还与SINX/X插值系数ROM11.1连接；

该线性插值处理模块包括依次连接的计算步进器11.5、加法器11.6和截位器11.7；

所述的乘法器11.2、计算步进器11.5和硬件可控延迟处理器11.8的输入端和输出端分别与示波器的采集数据线和数据选择器11.9的输入端连接。

SINX/X插值时示波器采集数据与SINX/X插值系数ROM11.1经过乘法器11.2输出48位数据，然后再经过加法器11.3得到48位数据，再经过截位器11.4得到8位SIN/X数据；线性插值处理是示波器的采集数据线经过计算步进11.5计算出插值步进然后再经加法器11.6得到48位数据，然后再经过截位器11.7输出8位线性插值数据；阶梯插值方式主要有硬件可控沿迟处理11.8得到阶梯插值数据；三中插值方式数据经过数据选择器11.8得到用户需要的插值方式的数据。经过以上算法可以是示波器同时具备sinx/x,线性阶梯三种插值方式，由于采用硬件插值计算所以较以前软件插值速度改善很多。

如图10所示，所述的硬件可配置数字滤波模块13包括依次连接的滤波器系数存储器13.1、乘法器13.2、加法器13.3和数据截位器13.4，乘法器13.2的另一输入端还与示波器的输入数据连接。

滤波器系数存储器13.1的系数可以由专用处理器进行实时更新，示波器数据经过乘法器13.2得到48位数据，再经过加法器13.3得到48位数据，再经过数据截位13.4得到8位滤波器数据。通过以上算法可以实时的配置滤波器的类型和通带大小，由于该滤波器采用全硬件算法较以前软件滤波器有了明显的提高。

如图11所示，所述的硬件垂直插值模块包括点显示处理、线显示处理和显存地址计算，数据点显示模式时示波器采集数据直接输入数据显示范围处理14.4得到点显示数据输入到数据选择器14.5，线显示模式时示波器的采集数据线经过数据峰值计算14.1得到每列显示的峰值数据后再经过数据垂直插值处理14.2再经过数据显示范围处理14.3得到线显示数据输入到14.5数据选择器；最终的显示数据经过数据选择器14.5选择出用户需要显示模式的数据数据再经过乘法器14.6得到24位显存地址的输出，经过以上处理使硬件可以实时操作显存，并且支持较大的显示分辨率。

如图12所示，所述的硬件高精度数字TDC模块16包括：TDC插值系数ROM16.1与示波器采集数据经过乘法器16.2得到48位数据，再经过加法器16.3得到48位数，再经过截位器16.4得到8位数据，再依次经过触发条件处理器16.5和TDC时间计算器16.6得到8位TDC值的输出；通过以上算法使数字TDC的时间分辨率小于1ps。

如图13所示，所述的硬件FFT计算模块12包括：FFT的控制器12.1、实数平方器12.2、实部蝶变系数ROM12.3、实数乘法器12.4、实数加法器12.5、实数据截位器12.6、数据转换器12.7、实部蝶变器12.8、虚部蝶变系数ROM12.9、虚数乘法器12.10、虚数加法器12.11、虚数据截位器12.12、虚部蝶变器12.13、虚数平方器12.14、加法运算器12.15、开方运算器12.16和数据截位器12.17。

示波器的采集数据线经过数据转换器12.7得到16位实部数据，经过实部蝶变器12.8实部蝶变原始数据，以及FFT的控制处理12.1整个FFT计算碟形变换的计算，碟形变换实部处理主要包括实部蝶变系数ROM12.3与实部蝶变12.8的颜色数据经过实数乘法器12.4，再经过实数加法器12.5，再经过实现截位器12.6处理，然后再把计算后的实部数据写入实部蝶变12.8的原始数据；碟形变换虚部处理主要包括虚部蝶变系数ROM12.9与虚部蝶变器12.13的颜色数据经过虚数乘法器12.10，再经过虚数加法器12.11，再经过虚数据截位器12.12处理实现截位处理，然后再把计算后的实部数据写入虚部蝶变器12.13的原始数据；碟形变换接收后实部数据经过实数平方器12.2，虚部数据经过虚数平方器12.14，然后再依次经过加法运算器12.15、开方运算器12.16和数据截位器12.17处理得到FFT数据，经过以上算法处理使FFT的计算点数更多，使示波器的频率分辨率小。

如图14所示，所述的硬件快速采集模块15包括依次连接的写显存SRAM计算器15.1、硬件SRAM15.2和读显存SRAM计算器15.3，写显存SRAM计算器15.1将显存数据写入硬件SRAM15.2，然后再经过读显存SRAM计算器15.3读出显存数据，经过以上算法处理可以使硬件读写显存速度非常快。

如图15所示，所述的硬件荧光采集模块17包括依次连接的读显存SRAM17.3、硬件显存SRAM17.4和读显存数据模块17.5，显示经过读显存SRAM17.3计算从硬件显存SRAM17.4读出以前写入显存的数据，然后再经过计算新显存数据17.1后，再经过写入新显存数据17.2，使对于显存数据得到快速更新，数据经过读显存数据模块17.5得到最终的显存数据；经过以上算法处理可以使示波器既能有较大的刷新率的同时，又能保证波形的灰度级别和颜色空间充足。

如图16所示，所述的硬件波形颜色处理模块18包括：波形灰度处理模块、波形色温处理模块、波形余晖处理模块、波形颜色方式选择器18.6和示波器网格处理器18.10，其中：

该波形灰度处理模块用于：先进行SRAM数据拆分18.1处理，把对于数据拆分成对于通道；再计算波形灰度值18.2把显存数据转换成灰度数据；最后将灰度值转换成颜色值18.3，得到灰度显示方式的显存数据；

该波形色温处理模块用于：先进行SRAM数据拆分18.4，得到分通道的数据；然后计算波形颜色值18.5，得到色温显示的颜色值数据；

该波形余晖处理模块用于：先进行SRAM数据拆分18.7，得到分通道的数据；再依次进行转换波形亮度18.8和颜色转换18.9，得带余晖模式的显示数据；

上述的灰度显示方式的显存数据、色温显示的颜色值数据和带余晖模式的显示数据，经过波形颜色方式选择器18.6选择得到用户所需要的显示方式的数据，最后显示时间再经过示波器网格处理器18.10上传波形已经画好网格；经过以上算法处理使本示波器的显示方式同时支持灰度显示、色温显示、余晖显示三种显示方式。

本发明的MCU控制和显示电路采用了高速的ARM，DSP，或者PC客户端，并使用Linux操作系统/windows操作系统提高了人机交互的友好性，并利用24位LCD彩色液晶作为显示时显示颜色更新细腻，清晰。

本发明示波器具有以下特点：

本发明的数字处理全部通过硬件可编程实现，本发明示波器和传统示波器相比较具有较高算法执行速度和效率，使示波器具有非常快响应速度，示波器操作非常流畅。

本发明的信号源具有产生正弦波、方波、脉冲波、三角波、高斯白噪声、以及任意波等多种波形，并且具备丰富的波形调试方式（例如FM，PM，AM,PWM等调制方式），并且具备实时还原示波器采集数据的功能。

所述示波器具备大硬件波形存储空间[波形存储空间大于4GB。

所述示波器具备硬件可配置数字滤波器。

所述示波器具备硬件高速sinx/x,线性，阶梯三种内插方式。

所述示波器具备硬件点显示和线显示二种显示方式。

所述示波器具有硬件高精度数字TDC功能（TDC精度小于1ps）。

所述示波器具备硬件快速采集和荧光采集二种采集方式。

所述示波器具备硬件色温显示和灰度显示二种波形显示方式。

所述示波器具备硬件数据压缩和硬件波形条件搜索功能。

所述示波器具备硬件DVM计算功能。

所述示波器具备硬件FFT计算功能。

Claims (10)

1.一种荧光示波器的数字信号处理系统，其特征在于，包括：LA数据接收模块1、示波器数据接收模块2、信号发生器模块3、高精度数字触发模块4、示波器采样率计算模块5、硬件DVM计算模块6、示波器采集控制模块7、内部RAM数据存储模块8、DDR3内存读写模块9、硬件示波器串行总线解码模块10、硬件数字内插模块11、硬件FFT计算模块12、硬件可配置数字滤波模块13、硬件数字垂直内插模块14、硬件快速采集模块15、硬件高精度数字TDC(Timeto Digital Convrtor)模块16、硬件荧光采集模块17、硬件波形颜色处理模块18、USBPCIE专用处理器控制模块19和上位机20；

LA数据接收模块1的输出端分别与高精度数字触发模块4和示波器采样率计算模块5的一个输入端连接，高精度数字触发模块4的输出端与示波器采集控制模块7的触发输入端连接，该示波器采集控制模块7的两个输出端分别与内部RAM数据存储模块8和DDR3内存读写模块9的一个输入端连接；

示波器数据接收模块2的输出端分别与信号发生器模块3、高精度数字触发模块4、示波器采样率计算模块5、硬件DVM计算模块6的一个输入端连接，示波器采样率计算模块5的输出端分别与内部RAM数据存储模块8和DDR3内存读写模块9的另一个输入端连接；该信号发生器模块3的输出端用于输出DDS数据；该硬件DVM计算模块6的输出端与USBPCIE专用处理器控制模块19的一个输入端连接；

该内部RAM数据存储模块8的一个输入端还与DDR3内存读写模块9的压缩数据输出端连接；

该内部RAM数据存储模块8的输出端分别与该信号发生器模块3、该硬件DVM计算模块6、硬件示波器串行总线解码模块10、硬件数字内插模块11、硬件FFT计算模块12和USBPCIE专用处理器控制模块19的输入端连接；

硬件示波器串行总线解码模块10的输出端与USBPCIE专用处理器控制模块19的输入端连接；

硬件FFT计算模块12的输出端与USBPCIE专用处理器控制模块19的一个输入端连接；

硬件数字内插模块11的输出端分别与硬件可配置数字滤波器模13、硬件数字垂直内插模块14、硬件高精度数字TDC模块16的输入端连接；

硬件可配置数字滤波模块13和硬件数字垂直内插模块14的输出端与硬件快速采集模块15和硬件荧光采集模块17的一个输入端连接；硬件高精度数字TDC模块16的两个输出端分别与硬件快速采集模块15和硬件荧光采集模块17的另一个输入端连接；

硬件快速采集模块15和硬件荧光采集模块17的输出端分别与硬件波形颜色处理模块18的两个输入端连接，硬件波形颜色处理模块18的输出端以及硬件高精度数字TDC模块16的一个输出端分别与USBPCIE专用处理器控制模块19的两个对应输入端连接；

该USBPCIE专用处理器控制模块19的控制信号输出端分别与LA数据接收模块1、示波器数据接收模块2、硬件示波器串行总线解码模块10、硬件可配置数字滤波模块13、硬件快速采集模块15和硬件波形颜色处理模块18的控制端连接；

该USBPCIE专用处理器控制模块19的一个接口与上位机20的接口连接。

2.根据权利要求l所述的荧光示波器的数字信号处理系统，其特征在于，

所述的信号发生器模块3包括：SIN波发生处理模块、方波发生处理模块、脉冲波发生处理模块、任意波处理模块、波形调制处理模块，波形幅度偏移处理模块波形还原处理，波形调制处理模块的输出端与波形幅度偏移处理模块的一个输入端连接；SIN波发生处理模块、方波发生处理模块、脉冲波发生处理模块、任意波处理模块的输出端通过位数据选择模块与波形幅度偏移处理模块的另一输入端连接；波形幅度偏移处理模块的输出端为该信号发生器模块3的输出端，用于输出DDS数据。

3.根据权利要求l所述的荧光示波器的数字信号处理系统，其特征在于，

所述的示波器数据接收模块2由高数串并转换处理器和波形幅度修正处理器组成，其中：

高数串并转换处理器用于将ADC输入的高数差分信号经过高数串并转换处理2.1得到低速的并行数据，再经过ADC字节处理2.2得到8位字节对齐的数据；

由高数串并转换处理器输出的8位数据，经过波形幅度修正处理器的16位数字乘法器2.3后输出24位数据，由于经过数字修正后数据对ADC的分辨率有一点的损失，所以专门设计动态误差处理2.4，然后再经过24位加法器2.5后输出25位数据，再经过输出数据截位处理2.6得到8位有效的ADC数据；本算法解决了传统软件计算幅度修正时间长，并且还解决了传统数字修正带来的分辨率的损失。

4.根据权利要求l所述的荧光示波器的数字信号处理系统，其特征在于，

所述的LA数据接收模块1包括依次连接的高数串并转换处理器11、LA数据去抖处理器12和LA数据重新组合器13，16组逻辑分析仪差分线经高数串并转换处理器11得到8位的数据，再经过LA数据去抖处理器12的处理得到稳定的逻辑，再经过LA数据重新组合器13得到16位8组的逻辑分析仪数据。

5.根据权利要求l所述的荧光示波器的数字信号处理系统，其特征在于，

所述的高精度数字触发模块4包括：LA波形去抖动处理器4.1、示波器波形去抖动处理器4.2、示波器触发源的选择处理器4.3、数字边沿触发器A、数字脉冲触发器B、数字超时触发器C、数字间隔触发器D、数字窗口触发器E、数字欠幅触发器F、数字斜率触发器G、数字视频触发器H、数字UART触发解码器I、数字LIN触发解码器J、数字CAN触发解码器K、数字SPI触发解码器L、数字FlexRay触发解码器M、数字IIC触发器N、数字ARINC429触发O、数字MIL-SD-1553B触发器P,数字USB触发器Q、和数字同步触发器R；

LA波形去抖动处理器4.1和示波器波形去抖动处理器4.2的输出端与示波器触发源的选择处理器4.3的输入端连接，该选择处理器4.3的输出端分别与上述所有的触发器和触发解码器的输入端连接，该所有的触发器和触发解码器的输出端通过一数据选择器选择输出触发信号。

6.根据权利要求l所述的荧光示波器的数字信号处理系统，其特征在于，

所述的DDR3内存读写模块9包括DDR3写控制处理器9.1、数据压缩处理器9.2、DDR3写数据处理器9.3、DDR3读数据处理器9.4、条件搜索处理器9.5和硬件DDR3存储器9.6，DDR3写控制处理器9.1的两个输出端分别与DDR3读数据处理器9.4和硬件DDR3存储器9.6的一个输入端连接，DDR3写数据处理器9.3的输出端与硬件DDR3存储器9.6连接；硬件DDR3存储器9.6的一个输出端与DDR3读数据处理器9.4另一输入端连接，DDR3读数据处理器9.4的输出端分别与数据压缩处理器9.2和条件搜索处理器9.5的输入端连接。

7.根据权利要求l所述的荧光示波器的数字信号处理系统，其特征在于，

所述的硬件DVM计算模块6包括波形平均值处理器、交流功率处理器和直流功率处理器；该波形平均值处理器包括依次连接的48位累加器6.1、除法处理得到示波器6.2和移位处理器6.3；该交流功率处理器包括依次连接的交流值计算器6.4、平方处理器6.5、累加处理器6.6、除法处理器6.7、开方处理器6.8和移位处理器6.9；该直流功率处理器包括依次连接的直流值计算器6.10、平方处理器6.11、累加处理器6.12、除法处理器6.13、开方处理器6.14和移位处理器6.15；

该交流值计算器6.4和直流值计算6.10的输入端分别与所述的移位处理器6.3的输出端连接。

8.根据权利要求l所述的荧光示波器的数字信号处理系统，其特征在于，

所述的示波器采样率计算模块5包括：采样率计算模块5.1、波形峰值处理模块、波形增强分辨率处理模块、波形平均值处理模块和采集方式选择模块5.10，其中：

该波形峰值处理模块包括最大值计算模块5.2、最小值计算模块5.4和最大值最小值组合模块5.3，最大值计算模块5.2和最小值计算模块5.4的输出端与最大值最小值组合模块5.3的输入端连接；

该波形增强分辨率处理模块包括依次连接的数据累加器5.4、除法器5.5和5.6截位器；

该波形平均值处理模块包括依次连接的加法器5.7、除法器5.8和5.9截位器；

所述的波形峰值处理模块、波形增强分辨率处理模块和波形平均值处理模块的输出端与采集方式选择模块5.10的不同输入端连接。

9.根据权利要求l所述的荧光示波器的数字信号处理系统，其特征在于，

所述的硬件数字内插模块11包括：硬件SINX/X插值处理模块、线性插值处理模块、硬件可控延迟处理器11.8和数据选择器11.9，其中：

该硬件sinx/x插值处理模块包括：SINX/X插值系数ROM11.1、乘法器11.2、加法器11.3和截位器11.4，乘法器11.2、加法器11.3和截位器11.4依次连接，乘法器11.2还与SINX/X插值系数ROM11.1连接；

该线性插值处理模块包括依次连接的计算步进器11.5、加法器11.6和截位器11.7；

所述的乘法器11.2、计算步进器11.5和硬件可控延迟处理器11.8的输入端和输出端分别与示波器的采集数据线和数据选择器11.9的输入端连接；

所述的硬件可配置数字滤波模块13包括依次连接的滤波器系数存储器13.1、乘法器13.2、加法器13.3和数据截位器13.4，乘法器13.2的另一输入端还与示波器的输入数据连接；

所述的硬件数字垂直内插模块14包括点显示处理器、线显示处理和显存地址计算，点显示处理时采集数据输入数据显示范围处理14.4点显示数据输入到数据选择器14.5，线显示处理时采集数据输入到数据峰值计算14.1输出的峰值数据再输出到数据垂直插值处理14.2得到线显示的数据然后再输入到数据显示范围处理14.3得到线显示数据输入到数据选择器14.5得到的显存数据再经过乘法器14.6 得到24位显存地址的输出；

所述的硬件高精度数字TDC模块16包括：TDC插值系数ROM16.1与示波器采集数据经过乘法器16.2得到48位数据，再经过加法器16.3得到48位数，再经过截位器16.4得到8位数据，再依次经过触发条件处理器16.5和TDC时间计算器16.6得到8位TDC值的输出；通过以上算法使数字TDC的时间分辨率小于1ps；

所述的硬件FFT计算模块12包括：FFT的控制器12.1、实数平方器12.2、实部蝶变系数ROM12.3、实数乘法器12.4、实数加法器12.5、实数据截位器12.6、数据转换器12.7、实部蝶变器12.8、虚部蝶变系数ROM12.9、虚数乘法器12.10、虚数加法器12.11、虚数据截位器12.12、虚部蝶变器12.13、虚数平方器12.14、加法运算器12.15、开方运算器12.16和数据截位器12.17；

示波器的采集数据线经过数据转换器12.7得到16位实部数据，经过实部蝶变器12.8实部蝶变原始数据，以及FFT的控制处理12.1整个FFT计算碟形变换的计算，碟形变换实部处理主要包括实部蝶变系数ROM12.3与实部蝶变12.8的颜色数据经过实数乘法器12.4，再经过实数加法器12.5，再经过实现截位器12.6处理，然后再把计算后的实部数据写入实部蝶变12.8的原始数据；碟形变换虚部处理主要包括虚部蝶变系数ROM12.9与虚部蝶变器12.13的颜色数据经过虚数乘法器12.10，再经过虚数加法器12.11，再经过虚数据截位器12.12处理实现截位处理，然后再把计算后的实部数据写入虚部蝶变器12.13的原始数据；碟形变换接收后实部数据经过实数平方器12.2，虚部数据经过虚数平方器12.14，然后再依次经过加法运算器12.15、开方运算器12.16和数据截位器12.17处理得到FFT数据，经过以上算法处理使FFT的计算点数更多，使示波器的频率分辨率小。

10.根据权利要求l所述的荧光示波器的数字信号处理系统，其特征在于，所述的硬件快速采集模块15包括依次连接的写显存SRAM计算器15.1、硬件SRAM15.2和读显存SRAM计算器15.3，写显存SRAM计算器15.1将显存数据写入硬件SRAM15.2，然后再经过读显存SRAM计算器15.3读出显存数据，经过以上算法处理可以使硬件读写显存速度非常快；

所述的硬件荧光采集模块17包括依次连接的读显存SRAM17.3、硬件显存SRAM17.4和读显存数据模块17.5，显示经过读显存SRAM17.3计算从硬件显存SRAM17.4读出以前写入显存的数据，然后再经过计算新显存数据17.1后，再经过写入新显存数据17.2，使对于显存数据得到快速更新，数据经过读显存数据模块17.5得到最终的显存数据；经过以上算法处理可以使示波器既能有较大的刷新率的同时，又能保证波形的灰度级别和颜色空间充足；

所述的硬件波形颜色处理模块18包括：波形灰度处理模块、波形色温处理模块、波形余晖处理模块、波形颜色方式选择器18.6和示波器网格处理器18.10，其中：

该波形灰度处理模块用于：先进行SRAM数据拆分18.1处理，把对于数据拆分成对于通道；再计算波形灰度值18.2把显存数据转换成灰度数据；最后将灰度值转换成颜色值18.3，得到灰度显示方式的显存数据；

该波形色温处理模块用于：先进行SRAM数据拆分18.4，得到分通道的数据；然后计算波形颜色值18.5，得到色温显示的颜色值数据；

该波形余晖处理模块用于：先进行SRAM数据拆分18.7，得到分通道的数据；再依次进行转换波形亮度18.8和颜色转换18.9，得带余晖模式的显示数据；

所述的灰度显示方式的显存数据、色温显示的颜色值数据和带余晖模式的显示数据，经过波形颜色方式选择器18.6选择得到用户所需要的显示方式的数据，最后显示时间再经过示波器网格处理器18.10上传波形已经画好网格；经过以上算法处理使本示波器的显示方式同时支持灰度显示、色温显示、余晖显示三种显示方式。