CN103604964B - 一种提高混合示波器数字通道波形捕获率的方法 - Google Patents

Abstract

本发明提出了一种提高混合示波器数字通道波形捕获率的方法，将数据采集模块、采样点与像素点转换模块和像素点存储模块通过FPGA实现，数据采集与屏幕像素点生成采用并行处理方式完成。本发明中数据的采集、处理、存储及显示完全由FPGA来实现，采用并行架构，转换速度快；混合示波器运行模式时，只需要传输少量的像素点数据，无需传输原始的采集数据，大大减小了数据传输的时间损耗。

Description

一种提高混合示波器数字通道波形捕获率的方法

技术领域

本发明涉及测试技术领域，特别涉及一种提高混合示波器数字通道波形捕获率的方法。

背景技术

混合示波器是在数字示波器和逻辑分析仪的基础上发展起来的一种新型的测试仪器。混合示波器既具有逻辑分析仪通道多、触发方式多的特点，又具有示波器对信号幅度的细致观察和强大的参数测量功能，而且能实现数字信号和模拟信号的混合触发与同步分析。因此，混合示波器更能适应高速复杂系统的信号完整性测试要求。

混合示波器中的数字通道与传统的逻辑分析仪在显示上有着明显的不同。首先，用户在使用逻辑分析仪时，首先要设定采样率，设置存储深度和通道门限电平；混合示波器的数字通道则不需要设定这些参数，混合示波器以采样率优先的原则对数据进行采样，当数据的深度超过其最大存储深度时，才会降低采样率，当然强大的自动刻度功能使用户根本不需要设定门限范围。其次，传统的逻辑分析仪注重数据采集完成后，对数据进行静态的分析，不关心屏幕的波形更新速度；混合示波器则具有强大的显示方式，可以进行动态和静态2种显示，甚至用户更多的时候使用动态显示(即运行模式)，动态下示波器注重的是屏幕的波形更新速度。

国内现有的混合示波器，如图1所示，通过FPGA硬件电路实现数字通道的数据采集和采集数据存储，然后全部由硬件传回CPU内存，然后通过CPU软件的查表及判断各像素点上的数据是否有变化等操作来实现采样数据与波形像素点的转换，再送显示屏，整个采集、数据转换与存储、显示是串行进行的。

现有的混合示波器中数字通道的数据处理方式存在以下问题：(1)整个采集、数据转换与存储、显示均采用串行处理方式，只有全部数据处理完成后才会开始新的采集，采集只占了整个数据处理的很小一部分；(2)采样点与像素点的转换通过CPU的应用软件来实现，CPU把大量的时间都花在处理获取的波形数据和显示上，因此会在数据处理过程中忽视同时发生的所有信号活动，产生较长采集盲区；(3)采集数据全部通过CPU总线传到内存，数据量大，传输时间很长，大量的时间浪费在数据传输上。

发明内容

针对上述现有技术中的缺点，本发明提供了一种提高混合示波器数字通道波形捕获率的方法，通过将采样点与像素点的转换及像素点的存储由CPU内存移植到FPGA中来实现，通过一种并行的处理方式，缩短在数据的处理及显示过程中的时间损耗，使混合示波器有更多的时间捕获数据，较少的时间花在数据的处理及显示上，提高数字通道的波形捕获率。

本发明的技术方案是这样实现的：

一种提高混合示波器数字通道波形捕获率的方法，将数据采集模块、采样点与像素点转换模块和像素点存储模块通过FPGA实现，数据采集与屏幕像素点生成采用并行处理方式完成。

可选地，上述方法具体包括以下步骤：

所述数据采集模块包括锁相环和高速数据采集单元，锁相环将来自FPGA外部的参考时钟进行倍频后送往高速数据采集单元和采样点与像素点转换模块；送往高速数据采集单元的时钟信号经过FPGA内部的ALTLVDS的IP核倍频产生采样时钟，实现16个通道同步采集，经过串并转换模块将16路的串行数据变成128路的并行数据降速输出，128路并行数据一方面进行采样点存储，另一方面送往采样点与像素点转换模块进行后续数据的处理；

所述采样点与像素点转换模块包括采样点同步压缩模块、等效时钟产生模块、采样点等效压缩模块和像素点生成模块；

采样点同步压缩模块接收来自数据采集模块的128路数据流，进行128路数据重组，产生16个通道*8位的数据流；然后，经同步压缩变换单元产生16个通道*2位数据流；

等效时钟产生模块包括时钟分频计算单元和时钟选择输出单元，顶层的CPU软件根据屏幕的像素点数和实际捕获的采样点数，计算出一个等效时钟，送往采样点等效压缩模块进行数据的抽取；

采样点等效压缩模块包括数据点组合单元、异步循环判别单元、判别结果锁存单元和复位信号产生单元；从采样点同步压缩模块传输过来的16个通道的2位的数据流，在同步时钟的控制下，进行数据点的重组，重组后的数据在等效时钟控制下进行异步的循环判别，并将判别结果在等效时钟控制下进行锁存输出2路16位的数据流，同时每一个等效时钟的时钟周期输出一个复位信号用于数据点组合单元和异步循环判别单元的重新开始；

像素点生成模块根据采样点等效压缩模块输出的数据进行色彩的转换及色彩的输出，在等效时钟控制下，2路16位的数据流转换为16个通道的色彩值，16个通道用2位表示。

可选地，所述异步循环判别单元的判别结果包括：高、低、高到低的跳变、低到高的跳变。

可选地，当混合示波器的时基按照不同的档位变化时，CPU软件按照采样点和像素点的对应关系计算出一个等效的采样率，FPGA获取该等效采样率后，在实际的采样率和该等效采样率的控制下，对采样回来的数据进行像素点的转换。

本发明的有益效果是：

(1)数据的采集、处理及显示采用并行架构，改变了传统的串行处理方式；

(2)数据的采集、处理、存储及显示完全由FPGA来实现，转换速度快；

(3)混合示波器运行模式时，只需要传输少量的像素点数据，无需传输原始的采集数据，大大减小了数据传输的时间损耗。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为现有的数字通道数据处理原理框图；

图2为基于本发明方法的数字通道数据处理原理框图；

图3为基于本发明方法的数字通道数据处理流程图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

对数字波形而言，屏幕上每个通道的像素点只有高、低和有跳变三种状态。因此，只需要知道该通道像素点上的数据是否有跳变，如果没有跳变，数据是“高”还是“低”这两个信息即可绘制出精确的数字波形，但这两个信息的获取，往往需要判断完所有的采样点。

本发明提出了一种提高混合示波器数字通道波形捕获率的方法，如图2所示，将数据采集模块、采样点与像素点转换模块及像素点存储模块完全由FPGA来实现，通过将数据采集与屏幕像素点生成并行处理的方式，将CPU从显示管理任务中解放出来，缩短在数据的处理及显示过程中的时间损耗，使混合示波器有更多的时间捕获数据，较少的时间花在数据的处理及显示上，CPU可以更专心地进行波形测量参数的测量，提高了混合示波器对波形数据的处理能力。下面结合图3对基于本发明方法的数字通道数据处理流程进行详细说明。

如图3所示，数据采集模块包括锁相环和高速数据采集单元，实现16个数字通道的1GSPS采样率的同步采集功能。来自FPGA外部的20MHz的参考时钟(ref_20MHz)，经过FPGA内部的锁相环5倍频产生100MHz的时钟信号，分别送往高速数据采集单元(clkb_100MHz)和采样点与像素点的转换模块(clka_100MHz)；送往高速数据采集单元的时钟信号(clkb_100MHz)经过FPGA内部的ALTLVDS的IP核10倍频产生1GHz的采样时钟，实现16个通道(d[15：0])的1GSPS采样率的同步采集，同时经过串并转换模块将16路1Gbps的串行数据变成128路(tdata[127：0])125Mbps的并行数据的降速输出，128路的并行数据一方面进行采样点的存储，另一方面送往采样点与像素点转换模块进行后续数据的处理。

采样点与像素点转换模块包括采样点同步压缩模块、等效时钟发生模块、采样点等效压缩模块和像素点生成模块。

采样点同步压缩模块接收来自数据采集模块的128路(tdata[127：0])125Mbps的数据流，在clk_125Mbps时钟的控制下，进行数据的重组产生16个通道*8位的数据流；在时钟的控制下，经同步压缩变换单元产生16个通道*2位数据流，从而将8路同步数据压缩到2路数据(qa[15：0]和qb[15：0])，其中qa代表16个通道的低位，qb代表16个通道的高位。

等效时钟产生模块包括时钟分频单元和时钟选择输出单元，顶层的CPU软件根据屏幕的像素点数和实际捕获的采样点数，计算出一个等效的数据转换时钟fifo_clk，送往采样点等效压缩模块进行数据的抽取。

采样点等效压缩模块包括数据点重组单元、异步循环判别单元、判别结果锁存单元和复位信号产生单元。从采样点同步压缩模块传输过来的16个通道的2位的数据流，在同步时钟clk_125MHz的控制下，进行数据点的重组(qb[0]和qa[0]代表通道0的数据、qb[15]和qa[15]代表通道15的数据)，重组后的数据在等效时钟fifo_clk的控制下进行异步的循环判别，并将判别的4种结果高、低、高到低的跳变、低到高的跳变在等效时钟fifo_clk控制下进行锁存输出2路16位的数据流(xa[15：0]、xb[15：0])，同时每一个等效时钟fifo_clk的时钟周期输出一个复位信号用于数据点的重组单元和异步循环判别单元的重新开始。

像素点生成模块根据采样点等效压缩模块输出的数据进行色彩的生成及输出，然后进行像素点存储。在等效时钟fifo_clk控制下，2路16位的数据流(xa[15：0]和xb[15：0])转换为16个通道的色彩值，16个通道用2位表示，其中xa代表某个通道的低位，xb代表某个通道的高位。若xb[0]和xa[0]为00，那么表示通道0的信号目前是低电平，用蓝色表示；若xb[0]和xa[0]为11，那么表示通道0的信号目前是高电平，用绿色表示；若xb[0]和xa[0]为01或10，那么表示通道0的信号发生了由低到高、由高到低的跳变，用红色表示。

当混合示波器的时基按照不同的档位不停的变化时，软件按照采样点和像素点的对应关系计算出一个等效的采样率，硬件获取该等效采样率后，在实际的采样率和该等效采样率的控制下，对采样回来的数据进行像素点的转换，转换后的波形像素点存储在存储器中。当混合示波器处于运行模式时，只需要将像素点存储器中的数据送显屏幕；当混合示波器运行于停止模式时，需要将像素点和原始数据同时送显屏幕。

上述实施例中，各个时钟信号的频率仅为示意性的，本领域技术人员可以根据实际应用进行设置。

本发明的一种提高混合示波器数字通道波形捕获率的方法，具有如下优点：(1)数据的采集、处理及显示采用并行架构，改变了传统的串行处理方式；(2)数据的采集、处理、存储及显示完全由FPGA来实现，转换速度快；(3)混合示波器运行模式时，只需要传输少量的像素点数据，无需传输原始的采集数据，大大减小了数据传输的时间损耗。

以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (3)

1.一种提高混合示波器数字通道波形捕获率的方法，其特征在于，将数据采集模块、采样点与像素点转换模块和像素点存储模块通过FPGA实现，数据采集与屏幕像素点生成采用并行处理方式完成；

所述数据采集模块包括锁相环和高速数据采集单元，锁相环将来自FPGA外部的参考时钟进行倍频后送往高速数据采集单元和采样点与像素点转换模块；送往高速数据采集单元的时钟信号经过FPGA内部的ALTLVDS的IP核倍频产生采样时钟，实现16个通道同步采集，经过串并转换模块将16路的串行数据变成128路的并行数据降速输出，128路并行数据一方面进行采样点存储，另一方面送往采样点与像素点转换模块进行后续数据的处理；

所述采样点与像素点转换模块包括采样点同步压缩模块、等效时钟产生模块、采样点等效压缩模块和像素点生成模块；

采样点同步压缩模块接收来自数据采集模块的128路数据流，进行128路数据重组，产生16个通道*8位的数据流；然后，经同步压缩变换单元产生16个通道*2位数据流；

等效时钟产生模块包括时钟分频计算单元和时钟选择输出单元，顶层的CPU软件根据屏幕的像素点数和实际捕获的采样点数，计算出一个等效时钟，送往采样点等效压缩模块进行数据的抽取；

采样点等效压缩模块包括数据点组合单元、异步循环判别单元、判别结果锁存单元和复位信号产生单元；从采样点同步压缩模块传输过来的16个通道的2位的数据流，在同步时钟的控制下，进行数据点的重组，重组后的数据在等效时钟控制下进行异步的循环判别，并将判别结果在等效时钟控制下进行锁存输出2路16位的数据流，同时每一个等效时钟的时钟周期输出一个复位信号用于数据点组合单元和异步循环判别单元的重新开始；

像素点生成模块根据采样点等效压缩模块输出的数据进行色彩的转换及色彩的输出，在等效时钟控制下，2路16位的数据流转换为16个通道的色彩值，16个通道用2位表示。

2.如权利要求1所述的一种提高混合示波器数字通道波形捕获率的方法，其特征在于，所述异步循环判别单元的判别结果包括：高、低、高到低的跳变、低到高的跳变。

3.如权利要求2所述的一种提高混合示波器数字通道波形捕获率的方法，其特征在于，当混合示波器的时基按照不同的档位变化时，CPU软件按照采样点和像素点的对应关系计算出一个等效的采样率，FPGA获取该等效采样率后，在实际的采样率和该等效采样率的控制下，对采样回来的数据进行像素点的转换。