CN105445514A - 一种基于fpga多处理器的数字存储示波器 - Google Patents
一种基于fpga多处理器的数字存储示波器 Download PDFInfo
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Abstract
一种基于FPGA多处理器的数字存储示波器。本发明能够有效的提高整体的测量效率，不仅减少“死区时间”，而且提高波形捕获率，对电路中的故障调试的速度也得到提高。其中包括信号调理及触发模块、并行波形采集模块、波形协处理模块、核心处理器及显示模块；其结构要点是：信号调理及触发模块包括放大器、A/D采样和触发时基，并行波形采集模块包括第一路采样处理器、第二路采样处理器，分别与之相连的FIFO，通过FIFO输出的信号送给核心处理器；显示模块包括波形显示存储器、显示处理器、显存、显示器，波形协处理模块与波形显示存储器相连。
Description
技术领域
本发明是应用于电子和通信技术等行业的一种仪器，具体地涉及一种基于FPGA多处理器的数字存储示波器。
背景技术
随着电力电子和通信技术等行业的高速发展，示波器作为产品设计和调试中不可或缺的一个仪器得到了广泛的应用。由于工程师对示波器的要求也越来越高，数字存储示波器以其强大的分析计算功能逐渐取代了模拟示波器。实时采样率、实时带宽是衡量数字存储示波器的两个重要指标，然而工程师往往忽略了另一个重要指标——波形捕获率。
波形捕获率是指示波器的采样时间占总测量时间的比例。波形捕获率小就会漏掉许多待测波形，就很难观察到波形中的偶发事件。波形捕获率取决于整个示波器的采样、处理、存储和显示模块的结构。如图1，这是传统数字存储示波器的整体架构，待测信号经过放大器，由A/D进行采样，采样的数据由处理器控制存入内存，处理器经过分析、计算参数等再将波形显示到显示器。处理器在进行数据存储和处理的这段时间是不能进行采样的，那么这段时间就是所谓的“死区时间”，一般示波器的采样时间只占总测量时间的1%，因此大多数的信号信息丢失，这就大大降低了产品调试的效率。
发明内容
本发明就是针对上述问题，弥补现有技术的不足，提供一种基于FPGA多处理器的数字存储示波器，有效的提高整体的测量效率，不仅减少“死区时间”，而且提高波形捕获率，对电路中的故障调试的速度也得到提高。
为实现本发明的上述目的，本发明采用如下技术方案。
本发明一种基于FPGA多处理器的数字存储示波器，其中包括信号调理及触发模块、并行波形采集模块、波形协处理模块、核心处理器及显示模块；其结构要点是：信号调理及触发模块包括放大器、A/D采样和触发时基，并行波形采集模块包括第一路采样处理器、第二路采样处理器，分别与之相连的FIFO，通过FIFO输出的信号送给核心处理器；显示模块包括波形显示存储器、显示处理器、显存、显示器，波形协处理模块与波形显示存储器相连。
作为本发明的一种优选方案，所述核心处理器将采集完的数据及时的搬移到内部的数据存储器中，在采样的时间里，核心处理器进行基本的数字信号处理，得出信号的周期、频率、峰值等基本参数，为后期的显示做准备。
作为本发明的另一种优选方案，所述波形协处理模块为一个单独的处理器，将每次触发采集的波形数据映射到波形显示存储器中；所述波形显示存储器将采集到的波形映射成显示器上即将显示的点阵形式。
进一步地，所述显示处理器控制波形显示的模块，接受核心处理器的指令，对波形进行缩放、平移、放大显示。
本发明的有益效果是。
本发明采用FPGA的多处理器结构，多处理器并行处理提高整机的性能，并行波形采集模块减小了波形采集的“死区时间”，记录了更多的波形信息；波形协处理器有效的记录多次采集的波形，并将波形处理的任务从核心处理中分担过来，大大提高了每秒采集到的波形数，波形捕获率最高可达到100,000wfms/s，高捕获率有利于观察偶发的信号，提高捕获异常信号的概率。
附图说明
图1是本发明一种基于FPGA多处理器的数字存储示波器结构框图。
具体实施方式
如图1所示，为本发明一种基于FPGA多处理器的数字存储示波器结构框图。
图中包括控信号调理及触发模块、并行波形采集模块、波形协处理模块、核心处理器及显示模块；信号调理及触发模块包括放大器、A/D采样和触发时基，并行波形采集模块包括第一路采样处理器、第二路采样处理器，分别与之相连的FIFO，通过FIFO输出的信号送给核心处理器；显示模块包括波形显示存储器、显示处理器、显存、显示器，波形协处理模块与波形显示存储器相连。
本发明所述核心处理器将采集完的数据及时的搬移到内部的数据存储器中，在采样的时间里，核心处理器进行基本的数字信号处理，得出信号的周期、频率、峰值等基本参数，为后期的显示做准备。所述波形协处理模块为一个单独的处理器，将每次触发采集的波形数据映射到波形显示存储器中；所述波形显示存储器将采集到的波形映射成显示器上即将显示的点阵形式。所述显示处理器控制波形显示的模块，接受核心处理器的指令，对波形进行缩放、平移、放大等显示。
Claims (4)
1.一种基于FPGA多处理器的数字存储示波器，其中包括信号调理及触发模块、并行波形采集模块、波形协处理模块、核心处理器及显示模块；其特征在于：信号调理及触发模块包括放大器、A/D采样和触发时基，并行波形采集模块包括第一路采样处理器、第二路采样处理器，分别与之相连的FIFO，通过FIFO输出的信号送给核心处理器；显示模块包括波形显示存储器、显示处理器、显存、显示器，波形协处理模块与波形显示存储器相连。
2.根据权利要求1所述的一种基于FPGA多处理器的数字存储示波器，其特征在于：所述核心处理器将采集完的数据及时的搬移到内部的数据存储器中，在采样的时间里，核心处理器进行基本的数字信号处理，得出信号的周期、频率、峰值等基本参数，为后期的显示做准备。
3.根据权利要求1所述的一种基于FPGA多处理器的数字存储示波器，其特征在于：所述波形协处理模块为一个单独的处理器，将每次触发采集的波形数据映射到波形显示存储器中；所述波形显示存储器将采集到的波形映射成显示器上即将显示的点阵形式。
4.根据权利要求1所述的一种基于FPGA多处理器的数字存储示波器，其特征在于：所述显示处理器控制波形显示的模块，接受核心处理器的指令，对波形进行缩放、平移、放大显示。
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