JPH0252258A - デジタルオシロスコープ - Google Patents
デジタルオシロスコープInfo
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- JPH0252258A JPH0252258A JP20358588A JP20358588A JPH0252258A JP H0252258 A JPH0252258 A JP H0252258A JP 20358588 A JP20358588 A JP 20358588A JP 20358588 A JP20358588 A JP 20358588A JP H0252258 A JPH0252258 A JP H0252258A
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Landscapes
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
(産業上の利用分野)
本発明は、入力信号の波形を観測するデジタルオシロス
コープに関するものであり、詳しくは、波形の観測を容
易にするためのトリ力信号発生回路の改良に関するもの
である。
コープに関するものであり、詳しくは、波形の観測を容
易にするためのトリ力信号発生回路の改良に関するもの
である。
(従来の技術)
デジタルオシロスコープは、入力アナログ信号をデジタ
ル信号に変換して一旦メモリに格納し、この格納された
デジタルデータに基づいてCRTなどの表示器に波形を
表示するものである。
ル信号に変換して一旦メモリに格納し、この格納された
デジタルデータに基づいてCRTなどの表示器に波形を
表示するものである。
第12図はこのようなデジタルオシロスコープの一例を
示す構成説明図であり、実時間サンプリング方式のサン
プリングオシロスコープの例を示している。第12図に
おいて、入力信号はサンプリングゲート1に入力される
。サンプリングゲト1はフリーランパルス発生器8から
加えられるサンプリングパルスに同期して入力信号をサ
ンプリングし、デジタル信号に変換してボールド回路2
に格納する。また、入力信号はトリガ回路4にも入力さ
れる。トリガ回路4は入力信号か予め設定された所定の
値になると時間軸用のこぎり波発生器5に信号を出力す
る。時間軸用のこぎり波発生器5は、このトリ力回路4
の出力に同期して時間軸用のこぎり波を発生し、サンプ
リングゲート6に出力する。サンプリングゲート6はフ
リーランパルス発生器8のサンプリングパルスにより時
間軸用のこぎり波をサンプリングし、デジタル信号に変
換してホールド回路7に格納する。ホールド回路2.7
に格納されたデータは図示しないD/A変換器を介して
表示器3のY軸、X軸に入力され、波形が表示される。
示す構成説明図であり、実時間サンプリング方式のサン
プリングオシロスコープの例を示している。第12図に
おいて、入力信号はサンプリングゲート1に入力される
。サンプリングゲト1はフリーランパルス発生器8から
加えられるサンプリングパルスに同期して入力信号をサ
ンプリングし、デジタル信号に変換してボールド回路2
に格納する。また、入力信号はトリガ回路4にも入力さ
れる。トリガ回路4は入力信号か予め設定された所定の
値になると時間軸用のこぎり波発生器5に信号を出力す
る。時間軸用のこぎり波発生器5は、このトリ力回路4
の出力に同期して時間軸用のこぎり波を発生し、サンプ
リングゲート6に出力する。サンプリングゲート6はフ
リーランパルス発生器8のサンプリングパルスにより時
間軸用のこぎり波をサンプリングし、デジタル信号に変
換してホールド回路7に格納する。ホールド回路2.7
に格納されたデータは図示しないD/A変換器を介して
表示器3のY軸、X軸に入力され、波形が表示される。
波形表示にあたっては、入力信号のレベルが予め設定さ
れた所定の値になった点を常に表示器3の表示部の左端
に位置させるようにして波形の観測を容易にしている。
れた所定の値になった点を常に表示器3の表示部の左端
に位置させるようにして波形の観測を容易にしている。
9はアンブランキング回路であり、不必要な表示を禁止
する働きをしている。
する働きをしている。
(発明か解決しようとする問題点)
しかし、このようなデジタルオシロスコープは、入力信
号か不規則な波形の場合には次のような問題点かある。
号か不規則な波形の場合には次のような問題点かある。
第13図(A)は表示する波形の一例を示している6点
線はトリガレベルであり、入力信号かこのレベルを低い
方から高い方に向かって横切ったとき、すなわち時点■
〜■でトリガ信号が発生し、この点が常に表示部の左端
に来るように表示される。入力信号が周期信号であると
きは各表示波形は完全に重なるので正常に表示されるが
、(A)の場合には時点■〜■、■〜■、■移行の波形
はすべて異なっているので、これらの波形が重なって同
図(B)のようになり、波形の観測が不可能になるとい
う欠点があった。
線はトリガレベルであり、入力信号かこのレベルを低い
方から高い方に向かって横切ったとき、すなわち時点■
〜■でトリガ信号が発生し、この点が常に表示部の左端
に来るように表示される。入力信号が周期信号であると
きは各表示波形は完全に重なるので正常に表示されるが
、(A)の場合には時点■〜■、■〜■、■移行の波形
はすべて異なっているので、これらの波形が重なって同
図(B)のようになり、波形の観測が不可能になるとい
う欠点があった。
本発明は、このような点に着目したものであり、その目
的は、不規則波形でも表示波形の重なりを生じることの
ないデジタルオシロスコープを提供することにある。
的は、不規則波形でも表示波形の重なりを生じることの
ないデジタルオシロスコープを提供することにある。
(問題点を解決するための手段)
本発明のデジタルオシロスコープは、
アナログ信号をデジタル信号に変換するA/D変換器と
、 このA/D変換器の出力データを順次格納するシフトレ
ジスタと、 前記A/D変換器の出力データを格納するメモリと、 前記シフトレジスタに格納されたデータから所望の1デ
ータを選択するセレクタと、 このセレクタを介して読み出されたデータが予め設定さ
れた値の範囲にあるかを検出するコンパレータと、 前記アナログ信号が所定値になったことを検出する検出
部と、 この検出部および前記コンパレータの出力によりトリ力
信号を発生するトリ力信号発生部とを具備し、 このトリ力信号により前記メモリに格納されたデータを
表示することを特徴とする。
、 このA/D変換器の出力データを順次格納するシフトレ
ジスタと、 前記A/D変換器の出力データを格納するメモリと、 前記シフトレジスタに格納されたデータから所望の1デ
ータを選択するセレクタと、 このセレクタを介して読み出されたデータが予め設定さ
れた値の範囲にあるかを検出するコンパレータと、 前記アナログ信号が所定値になったことを検出する検出
部と、 この検出部および前記コンパレータの出力によりトリ力
信号を発生するトリ力信号発生部とを具備し、 このトリ力信号により前記メモリに格納されたデータを
表示することを特徴とする。
(作用)
このようなデジタルオシロスコープは、入力信号がトリ
ガレベルを通過し、かつその時点から所定の時間前の入
力信号のレベルが予め設定された範囲にあるときのみト
リ力信号を発生して波形を表示する。
ガレベルを通過し、かつその時点から所定の時間前の入
力信号のレベルが予め設定された範囲にあるときのみト
リ力信号を発生して波形を表示する。
(実施例)
以下、図面を用いて本発明の実施例を詳細に説明する。
第1図は、本発明の一実施例を示す構成説明図である。
第1図において、11はアナログ信号SAの入力端子で
あり、A/D変換器12の入力端子に接続されるととも
に、アナログコンパレータ13の一方の入力端子に接続
されている。 A/D変換器12は入力端子11に加え
られるアナログ信号SAをクロックCLKIに従ってサ
ンプリングしてnビットのデジタル信号SDに変換する
。
あり、A/D変換器12の入力端子に接続されるととも
に、アナログコンパレータ13の一方の入力端子に接続
されている。 A/D変換器12は入力端子11に加え
られるアナログ信号SAをクロックCLKIに従ってサ
ンプリングしてnビットのデジタル信号SDに変換する
。
このA/D変換器12の出力データSDはnビットを有
するN段のシフトレジスタ14にクロックCLKIに同
期したクロックCLK2に従って順次格納されるととも
に、レートリデューサ15を介して複数m系統に分周さ
れたのちメモリ16に格納される。これらレートリデュ
ーサJ5およびメモリ16によりメモリブロックMBが
構成されている。17はシフトレジスタ14に格納され
たデータから選択信号SELに従って所望の1デタを選
択するセレクタである。18.19はこのセレクタ17
を介して読み出されたデータが予め設定された値の範囲
にあるかを検出するデジタルコンパレータであり、コン
パレータ18の一方の入力端子にはセレクタ17の出力
データが加えられて他方の入力端子にはnビットの上限
設定値USが加えられ、コンパレータJ−9の一方の入
力端子にはセレクタ17の出力データか加えられて他方
の入力端子にはnビットの下限設定値LSが加えられて
いる。これらコンパレータ18,19は、セレクタ17
から加えられるデータが下限値設定値LSよりも大きく
上限設定値USよりも小さい場合にHレベルの出力をア
ンドゲート20に送出するウィンドウコンパレータとし
て動作する。21はクロックC1,、K 1. 、2に
同期したタロツクCLK3をカウントするカウンタであ
り、そのフルカウント出力をアンドゲート20に送出す
る。このカウンタ21はシフトレジスタ14にセレクタ
17を介して送出されるべきデータが蓄積されるまでの
時間を管理するものであり、選択信号SELに応じた数
のデータが蓄積された時点でフルカウント出力を送出す
るように初期値が設定される。
するN段のシフトレジスタ14にクロックCLKIに同
期したクロックCLK2に従って順次格納されるととも
に、レートリデューサ15を介して複数m系統に分周さ
れたのちメモリ16に格納される。これらレートリデュ
ーサJ5およびメモリ16によりメモリブロックMBが
構成されている。17はシフトレジスタ14に格納され
たデータから選択信号SELに従って所望の1デタを選
択するセレクタである。18.19はこのセレクタ17
を介して読み出されたデータが予め設定された値の範囲
にあるかを検出するデジタルコンパレータであり、コン
パレータ18の一方の入力端子にはセレクタ17の出力
データが加えられて他方の入力端子にはnビットの上限
設定値USが加えられ、コンパレータJ−9の一方の入
力端子にはセレクタ17の出力データか加えられて他方
の入力端子にはnビットの下限設定値LSが加えられて
いる。これらコンパレータ18,19は、セレクタ17
から加えられるデータが下限値設定値LSよりも大きく
上限設定値USよりも小さい場合にHレベルの出力をア
ンドゲート20に送出するウィンドウコンパレータとし
て動作する。21はクロックC1,、K 1. 、2に
同期したタロツクCLK3をカウントするカウンタであ
り、そのフルカウント出力をアンドゲート20に送出す
る。このカウンタ21はシフトレジスタ14にセレクタ
17を介して送出されるべきデータが蓄積されるまでの
時間を管理するものであり、選択信号SELに応じた数
のデータが蓄積された時点でフルカウント出力を送出す
るように初期値が設定される。
アンドゲート20の出力端子はフリップフロップ22の
データ端子に接続されている。フリップフロップ22の
タロツク端子にはクロックCLKI。
データ端子に接続されている。フリップフロップ22の
タロツク端子にはクロックCLKI。
2.3に同期したクロックCLK4が加えられ、出力端
子Qはフリップフロップ23のデータ端子に接続されて
いる。フリップフロップ23のタロツク端子にはアナロ
グコンパレータ13の出力信号が加えられている。フリ
ップフロップ23の出力端子Qは時間軸信号発生部24
に接続されている。なお、シフトレジスタ14.セレク
タ17゜コンパレータ18,19.アンドゲート20お
よびカウンタ21によりレベルシーゲンストリガ回路L
S ’r1か構成されている。
子Qはフリップフロップ23のデータ端子に接続されて
いる。フリップフロップ23のタロツク端子にはアナロ
グコンパレータ13の出力信号が加えられている。フリ
ップフロップ23の出力端子Qは時間軸信号発生部24
に接続されている。なお、シフトレジスタ14.セレク
タ17゜コンパレータ18,19.アンドゲート20お
よびカウンタ21によりレベルシーゲンストリガ回路L
S ’r1か構成されている。
このように構成された装置の動作を第2図のりイミング
チヤードを用いて説明する。第2図において、(a)は
A/D変換器12のサンプルクロックCLKIを示し、
このクロックCL K 1の立ち上かりでA/D変換器
12から(b)に示すような出力データSDか変換出力
される。(c)はシフトレジスタ14に加えられるデユ
ーティレジ第50%のクロックCLK2であり、クロッ
クCLKIに同期している。シフトレジスタ14は、こ
のクロックCLX2が加えられることによりA/D変換
器12の出力データをラッチするとともにラッチされて
いるデータを1段ずつシフトさせる。(d)はセレクタ
17から選択的に出力されるデータであり、本実施例で
はシフトレジスタ14の第1段目のデータを選択出力す
る例を示している。すなわち、セレクタ17は1クロツ
クだけ過去のデータをコンパレータ1.8.19の一方
の入力端子に出力する。(e)はフリップフロップ22
に加えられるクロックCLK4であり、クロック2を反
転させたパルスになっている。フリップフロップ22は
このタロツクCLK4の立ち上がりでアンドゲート20
の出力をラッチする。
チヤードを用いて説明する。第2図において、(a)は
A/D変換器12のサンプルクロックCLKIを示し、
このクロックCL K 1の立ち上かりでA/D変換器
12から(b)に示すような出力データSDか変換出力
される。(c)はシフトレジスタ14に加えられるデユ
ーティレジ第50%のクロックCLK2であり、クロッ
クCLKIに同期している。シフトレジスタ14は、こ
のクロックCLX2が加えられることによりA/D変換
器12の出力データをラッチするとともにラッチされて
いるデータを1段ずつシフトさせる。(d)はセレクタ
17から選択的に出力されるデータであり、本実施例で
はシフトレジスタ14の第1段目のデータを選択出力す
る例を示している。すなわち、セレクタ17は1クロツ
クだけ過去のデータをコンパレータ1.8.19の一方
の入力端子に出力する。(e)はフリップフロップ22
に加えられるクロックCLK4であり、クロック2を反
転させたパルスになっている。フリップフロップ22は
このタロツクCLK4の立ち上がりでアンドゲート20
の出力をラッチする。
(f)はカウンタ21に加えられるクロックCLK3で
あり、クロックCL K 2と同相になっている。カウ
ンタ21はタロツクCL K 2の立ち上がりで1カウ
ントを行い、フルカウントになった時点で(g)に示す
ようなHレベルの出力をアンドゲート20に送出する。
あり、クロックCL K 2と同相になっている。カウ
ンタ21はタロツクCL K 2の立ち上がりで1カウ
ントを行い、フルカウントになった時点で(g)に示す
ようなHレベルの出力をアンドゲート20に送出する。
このHレベルのカウンタ出力がアンドゲート20に加え
られることにより、その時点以降のコンパレータ18.
19の出力が有効になる。過去のデータとしてN+1>
サンプル前のデータを用いる場合には、2個のデータが
シフトレジスタ14およびメモリ16に格納された時点
でカウントアツプしてアンドゲート20にトIレベルの
出力信号を送出するようにカウンタ21の初期値を設定
する。本実施例のように過去のデータとして2サンプル
前のデータを用いる場合には2を1としてカウンタ21
の初期値を設定することになる。(h)はフリッグフロ
ッブ22の出力である。コンパレータ18,19の出力
信号は、セレクタ17を介して加えられるデータか下限
設定値LSより大きく上限設定値USより小さいときに
トIレベルになる。フリップフロップ22はタロツクC
LK4の立ち上がりに従ってアンドゲート20の出力信
号をラッチするので、!クロック過去のデータか下限設
定値LSと上限設定値USの間にあるときのみその出力
かトIレベルになる6 (i)はアナログコンパレータ
13の出力信号TGを示している。アナログコンパレー
タ13の出力信号T Gは、アナログ入力信号SAかト
リガレベルより大きくなるとLレベルからHレベルに変
化する。フリップフロップ23はこの出力信号′1゛G
のタイミングでフリップフロップ22の出力をラッチし
、このフリップフロップ23の出力の立ち上がりにより
時間軸信号発生部24は時間軸信号を発生ずる。
られることにより、その時点以降のコンパレータ18.
19の出力が有効になる。過去のデータとしてN+1>
サンプル前のデータを用いる場合には、2個のデータが
シフトレジスタ14およびメモリ16に格納された時点
でカウントアツプしてアンドゲート20にトIレベルの
出力信号を送出するようにカウンタ21の初期値を設定
する。本実施例のように過去のデータとして2サンプル
前のデータを用いる場合には2を1としてカウンタ21
の初期値を設定することになる。(h)はフリッグフロ
ッブ22の出力である。コンパレータ18,19の出力
信号は、セレクタ17を介して加えられるデータか下限
設定値LSより大きく上限設定値USより小さいときに
トIレベルになる。フリップフロップ22はタロツクC
LK4の立ち上がりに従ってアンドゲート20の出力信
号をラッチするので、!クロック過去のデータか下限設
定値LSと上限設定値USの間にあるときのみその出力
かトIレベルになる6 (i)はアナログコンパレータ
13の出力信号TGを示している。アナログコンパレー
タ13の出力信号T Gは、アナログ入力信号SAかト
リガレベルより大きくなるとLレベルからHレベルに変
化する。フリップフロップ23はこの出力信号′1゛G
のタイミングでフリップフロップ22の出力をラッチし
、このフリップフロップ23の出力の立ち上がりにより
時間軸信号発生部24は時間軸信号を発生ずる。
第3図は、このような一連の動作を説明するための波形
図である。図において、SAはアナログ入力信号、TL
はトリ力レベル、Wはコンパレタ18.19で検出する
下@設定値LSと上限設定値USの間のウィンドウ、T
はカウンタ21に入力されるタロツクCL K 3の周
期に相当する。
図である。図において、SAはアナログ入力信号、TL
はトリ力レベル、Wはコンパレタ18.19で検出する
下@設定値LSと上限設定値USの間のウィンドウ、T
はカウンタ21に入力されるタロツクCL K 3の周
期に相当する。
この実施例では、シフトレジスタ14の1段目のデータ
をセレクタ17を介して読み出してこのブタかウィンド
ウ内にあることをコンパレータ18.19で検出し、こ
の検出がなされかつアナログ入力信号SAかトリ力レベ
ルTI−を通過したときのみ時間軸信号を発生させる。
をセレクタ17を介して読み出してこのブタかウィンド
ウ内にあることをコンパレータ18.19で検出し、こ
の検出がなされかつアナログ入力信号SAかトリ力レベ
ルTI−を通過したときのみ時間軸信号を発生させる。
これにより、区間t2の波形のみか表示されることにな
り、従来のように複数の波形か重なって観測しにくくな
ることはない。なお、カウンタ21の初期値、コンパレ
ータ1.8.19に対する下限設定値1.Sおよび上限
設定値USは表示したい波形に応じて適宜設定すればよ
い。
り、従来のように複数の波形か重なって観測しにくくな
ることはない。なお、カウンタ21の初期値、コンパレ
ータ1.8.19に対する下限設定値1.Sおよび上限
設定値USは表示したい波形に応じて適宜設定すればよ
い。
そして、このような構成によれば、A / I)変換器
12から変換出力されるデータをA/D変換器のサンプ
リングレートでレベルシーケンストリヵ用のデータとし
て利用できるので、A/D変換器12でサンプリングさ
れてがらレベルシーゲンストリ力用のデータとして利用
可能になるまでの時間を例えば2クロツク過去までに短
縮できる。
12から変換出力されるデータをA/D変換器のサンプ
リングレートでレベルシーケンストリヵ用のデータとし
て利用できるので、A/D変換器12でサンプリングさ
れてがらレベルシーゲンストリ力用のデータとして利用
可能になるまでの時間を例えば2クロツク過去までに短
縮できる。
なお、第1図の実、!例ではレベルジ−ケンストリカ回
路LSTIが1系統の例を示したか、第4図に示すよう
にレベルジ−ケンストリカ回路L S′r1の内のシフ
トレジスタ14.セレクタ17およびコンパレータ1.
8.19の組合せLS’l”l−を複数系統(例えば2
系統)設けてそれらの出力の論理積や論理和をフリップ
フロップ22の入力にしてもよい。そして、各組合せL
S T1−でそれぞれ異なる過去の時点のデータを選
択することにより、複雑なトリガをかけることかできる
。
路LSTIが1系統の例を示したか、第4図に示すよう
にレベルジ−ケンストリカ回路L S′r1の内のシフ
トレジスタ14.セレクタ17およびコンパレータ1.
8.19の組合せLS’l”l−を複数系統(例えば2
系統)設けてそれらの出力の論理積や論理和をフリップ
フロップ22の入力にしてもよい。そして、各組合せL
S T1−でそれぞれ異なる過去の時点のデータを選
択することにより、複雑なトリガをかけることかできる
。
ところで、第1図の実施例では過去に遡及しようとする
データの数が増えるのに応じてシフトレジスタ14の段
数か増加するとともにセレクタ17の構成規模も大きく
なり、例えば過去数10デタまで遡及しようとするとそ
の回路規模は実用的ではなくなる。このような場合には
、第5図に示すようなレベルシーゲンストリ力回路を併
用すればよい。
データの数が増えるのに応じてシフトレジスタ14の段
数か増加するとともにセレクタ17の構成規模も大きく
なり、例えば過去数10デタまで遡及しようとするとそ
の回路規模は実用的ではなくなる。このような場合には
、第5図に示すようなレベルシーゲンストリ力回路を併
用すればよい。
第5図の回路によれは、A/D変換器12の出力を複数
のメモリに順に格納することによって過去のデータの判
定点を複数にしてより複雑な判定を行うことができ、同
様の回路構成で数10以上の過去のデータまでも容易に
遡及することができる。
のメモリに順に格納することによって過去のデータの判
定点を複数にしてより複雑な判定を行うことができ、同
様の回路構成で数10以上の過去のデータまでも容易に
遡及することができる。
第5図において、25はレートリデューサであり、その
内部に7つのレジスタ26〜32が含まれている。A/
D変換器12の出力はレジスタ26〜28および29に
並列に入力される。また、レジスタ26〜28の出力は
それぞれレジスタ30〜32に入力される。レジスタ2
6〜28はそれぞれクロックCLKc〜CLKaによっ
て、レジスタ29〜32はクロックCL K dによっ
て駆動される。33〜36はメモリであり、クロックC
LK5の立ち上がりでデータを書込み、クロックCLK
6の立ち上がりでデータを読み出す。これらのメモリは
、レートリデューサ24の出力を格納し、また格納され
たデータをデジタルコンパレータ37に出力する。これ
らの切り換えはスイッチ38〜41で行われる。42〜
45はカウンタであり、クロックCLK5によってカウ
ントアツブされその出力はそれぞれスイッチ46〜49
を介してメモリ33〜36のアドレスバスに入力される
。カウンタ42〜45はメモリ33〜36に格納された
過去のデータを読み出すためのアドレスを指定するもの
である。カウンタ62はA/D変換器12の出力データ
をメモリ33〜36に書込むときのアドレスを指定する
ものであって、タロツクCL K 6によりカウントア
ツプされる。
内部に7つのレジスタ26〜32が含まれている。A/
D変換器12の出力はレジスタ26〜28および29に
並列に入力される。また、レジスタ26〜28の出力は
それぞれレジスタ30〜32に入力される。レジスタ2
6〜28はそれぞれクロックCLKc〜CLKaによっ
て、レジスタ29〜32はクロックCL K dによっ
て駆動される。33〜36はメモリであり、クロックC
LK5の立ち上がりでデータを書込み、クロックCLK
6の立ち上がりでデータを読み出す。これらのメモリは
、レートリデューサ24の出力を格納し、また格納され
たデータをデジタルコンパレータ37に出力する。これ
らの切り換えはスイッチ38〜41で行われる。42〜
45はカウンタであり、クロックCLK5によってカウ
ントアツブされその出力はそれぞれスイッチ46〜49
を介してメモリ33〜36のアドレスバスに入力される
。カウンタ42〜45はメモリ33〜36に格納された
過去のデータを読み出すためのアドレスを指定するもの
である。カウンタ62はA/D変換器12の出力データ
をメモリ33〜36に書込むときのアドレスを指定する
ものであって、タロツクCL K 6によりカウントア
ツプされる。
カウンタ62とカウンタ42〜45の出力の切り換えは
それぞれスイッチ46〜49で行う。スイッチ38〜4
1および46〜49はCLK7で駆動される。デジタル
コンパレータ37には4つのウィンドウ=1ンパレ−タ
か含まれ、これらのウィンドウコンパレータにはそれぞ
れスイッチ38〜41で選択されたメモリ33〜36か
ら読み出されたデータか入力され、このデータか予め設
定された上限設定値、下限設定値の間にあるときにHレ
ベルを出力する。50はシフトレジスタであり、クロッ
クCL K 5に同期してデジタルコンパレタ37の出
力を並列に入力する。また、クロックCLKIに同期し
て左方向にデータを回転させる。
それぞれスイッチ46〜49で行う。スイッチ38〜4
1および46〜49はCLK7で駆動される。デジタル
コンパレータ37には4つのウィンドウ=1ンパレ−タ
か含まれ、これらのウィンドウコンパレータにはそれぞ
れスイッチ38〜41で選択されたメモリ33〜36か
ら読み出されたデータか入力され、このデータか予め設
定された上限設定値、下限設定値の間にあるときにHレ
ベルを出力する。50はシフトレジスタであり、クロッ
クCL K 5に同期してデジタルコンパレタ37の出
力を並列に入力する。また、クロックCLKIに同期し
て左方向にデータを回転させる。
シフトレジスタ50の出力は並列に取出され、セレクタ
51〜54に入力される。セレクタ51〜54は入力さ
れた4ピツトの並列出力のどの出力を取出すかを選択す
る。セレクタ51〜54の出力はアンドゲート55〜5
8に入力され、さらにその出力はアンドゲート59に入
力される。アンドゲート55〜58にはまたイネーブル
信号が入力され、この信号によりゲートの開閉を行う。
51〜54に入力される。セレクタ51〜54は入力さ
れた4ピツトの並列出力のどの出力を取出すかを選択す
る。セレクタ51〜54の出力はアンドゲート55〜5
8に入力され、さらにその出力はアンドゲート59に入
力される。アンドゲート55〜58にはまたイネーブル
信号が入力され、この信号によりゲートの開閉を行う。
アンドゲート59の出力はフリップフロップ18のデー
タ端子りに入力される。60は分周器であり、クロック
CLK2が入力され、これをそのまま、1/2.1/4
に分周した出力を出力する。61はセ〕/クタであり、
分周器60の出力を選択する。
タ端子りに入力される。60は分周器であり、クロック
CLK2が入力され、これをそのまま、1/2.1/4
に分周した出力を出力する。61はセ〕/クタであり、
分周器60の出力を選択する。
セレクタ61の出力はフリップフロラ118のクロック
端子に入力される。クロックCLK5,6゜7の周期は
クロックCLKIの周期の4倍になるように選定する。
端子に入力される。クロックCLK5,6゜7の周期は
クロックCLKIの周期の4倍になるように選定する。
なお、この回路では省略しているが、所定の数のデータ
か格納されるまでデジタルコンパレータ37の出力を禁
止する第1図のカウンタ21と同じ働きをするものを使
用することもできる。
か格納されるまでデジタルコンパレータ37の出力を禁
止する第1図のカウンタ21と同じ働きをするものを使
用することもできる。
次にこのような回路の動作を説明する。最初にレートリ
デューサ25の動作について説明する。
デューサ25の動作について説明する。
第6図にクロックCLKIおよび゛クロックCLKa〜
CL K dのタイミングを示す。クロックCLKa〜
CLKdはクロックCL K 1の4倍の周期を有し、
かつそれらの位相は互いに1/4周期ずつすれている。
CL K dのタイミングを示す。クロックCLKa〜
CLKdはクロックCL K 1の4倍の周期を有し、
かつそれらの位相は互いに1/4周期ずつすれている。
クロックCL、 K a〜CLKcはそれぞれその立ち
上がりのタイミングでA/D変換器12の出力をレジス
タ26〜28に格納する。
上がりのタイミングでA/D変換器12の出力をレジス
タ26〜28に格納する。
また、クロックCL K dの立ち上がりでA/D変換
器12およびレジスタ26〜28の出力がそれぞれレジ
スタ29〜32に格納される。このレジスタ29〜32
に格納されたデータはそれぞれメモリ33〜36に格納
される。すなわち、レートリデューサ25はA / I
)変換器12の出力を順にメモリ33〜36に分配して
格納する働きをする。
器12およびレジスタ26〜28の出力がそれぞれレジ
スタ29〜32に格納される。このレジスタ29〜32
に格納されたデータはそれぞれメモリ33〜36に格納
される。すなわち、レートリデューサ25はA / I
)変換器12の出力を順にメモリ33〜36に分配して
格納する働きをする。
このようにすることによって、メモリ33〜36として
サイクルタイムの長いものを使用することかでき、かつ
複数の点の過去のデータでトリ力することができる。
サイクルタイムの長いものを使用することかでき、かつ
複数の点の過去のデータでトリ力することができる。
次に全体の動作を説明する。最初に現在からに細首(ク
ロックCLK2のにクロック前)のブタを参照する場合
を説明する。この場合はfi=4に+M (0≦M
く4)・・・・・・(1)とし、カウンタ42〜45の
カウント値をカウンタ62のカウント値よりKmたは(
K+1>過去のアドレスを指定するように設定する。す
なわちMの値により、カウンタ42〜45のカウント値
をこの順にM個だけ現在よりに過去のアドレスを出力す
るようにし、残りを(K+1)過去のアドレスを指定す
るようにする。但しM=0のときはすべてに過去のアド
レスを指定するようにする。
ロックCLK2のにクロック前)のブタを参照する場合
を説明する。この場合はfi=4に+M (0≦M
く4)・・・・・・(1)とし、カウンタ42〜45の
カウント値をカウンタ62のカウント値よりKmたは(
K+1>過去のアドレスを指定するように設定する。す
なわちMの値により、カウンタ42〜45のカウント値
をこの順にM個だけ現在よりに過去のアドレスを出力す
るようにし、残りを(K+1)過去のアドレスを指定す
るようにする。但しM=0のときはすべてに過去のアド
レスを指定するようにする。
この様子を第7図(A)に示す。この図はM=2の場合
を示す。現在のアドレスを!とすると、カウンタ62の
カウント値!に対してカウンタ42゜43は!−K、カ
ウンタ44,45は#−に−1をカウントするようにす
る6メモリ33〜36にはカウンタ62で指定されるア
ドレスに現在のデ夕か書込まれ、またカウンタ42〜4
5で指定されるアドレスのデータか読み出されるので、
デジタルコンパレータ37には現在からに〜A−3クロ
ック過去のデータが出力される。この様子を第7図(B
)に示す。!は現在のデータか書込まれるアドレスであ
り、読み出しはこのアドレス!から前記(1)式で示さ
れるKまたはに+1過去のアドレスに対して行う。M=
2なので、メモリ33.34は0−に−1、メモリ35
.36は!Kに設定する。このデータはデジタルコンパ
レタ37で予め設定された所定の範囲と比較され、その
結果がクロックCL K 5の立ち上がりに同期してシ
フトレジスタ50に4ビット並列に入力される。これを
(C)に示す。シフトレジスタ50には左からメモリ3
3〜36のアドレスl−に1、l−にのデータが格納さ
れる。また、矢印のようにクロックCLKIで左側に回
転される。そのため、4ビット並列で処理されていた判
定結果か直列に変換される。この判定結果はセレクタ5
1〜54に入力される。セレクタは51のみ、またイネ
ーブル信号によりアンドゲート55のみか選択されるよ
うに設定されているので、判定結果はセレクタ51、ア
ンドゲート55.59を通り、フリップフロップ22の
データ端子りに印加される。また、セレクタ61は分周
器60の1/1出力ずなわち分周しない出力が選択され
、フリップフロップ22のタロツク端子に印加される。
を示す。現在のアドレスを!とすると、カウンタ62の
カウント値!に対してカウンタ42゜43は!−K、カ
ウンタ44,45は#−に−1をカウントするようにす
る6メモリ33〜36にはカウンタ62で指定されるア
ドレスに現在のデ夕か書込まれ、またカウンタ42〜4
5で指定されるアドレスのデータか読み出されるので、
デジタルコンパレータ37には現在からに〜A−3クロ
ック過去のデータが出力される。この様子を第7図(B
)に示す。!は現在のデータか書込まれるアドレスであ
り、読み出しはこのアドレス!から前記(1)式で示さ
れるKまたはに+1過去のアドレスに対して行う。M=
2なので、メモリ33.34は0−に−1、メモリ35
.36は!Kに設定する。このデータはデジタルコンパ
レタ37で予め設定された所定の範囲と比較され、その
結果がクロックCL K 5の立ち上がりに同期してシ
フトレジスタ50に4ビット並列に入力される。これを
(C)に示す。シフトレジスタ50には左からメモリ3
3〜36のアドレスl−に1、l−にのデータが格納さ
れる。また、矢印のようにクロックCLKIで左側に回
転される。そのため、4ビット並列で処理されていた判
定結果か直列に変換される。この判定結果はセレクタ5
1〜54に入力される。セレクタは51のみ、またイネ
ーブル信号によりアンドゲート55のみか選択されるよ
うに設定されているので、判定結果はセレクタ51、ア
ンドゲート55.59を通り、フリップフロップ22の
データ端子りに印加される。また、セレクタ61は分周
器60の1/1出力ずなわち分周しない出力が選択され
、フリップフロップ22のタロツク端子に印加される。
以後の動作は第1図と同じなので、説明を省略する。
この回路ではセレクタ51のみを選択し、過去の1デー
タのみを参照するようにしたか、セレクタ51〜54を
適宜選択することにより連続する1〜4点を参照するよ
うにすることかできる。
タのみを参照するようにしたか、セレクタ51〜54を
適宜選択することにより連続する1〜4点を参照するよ
うにすることかできる。
次に過去のレベルを参照する点か離散した複数点の場合
を第8図により説明する。図において、カウンタ62お
よびカウンタ42〜45のタイミングチャートに示した
数字はそれぞれのカウンタのカウント値を示す。また、
クロックCLK7゜1.5.6のタイミングは第7図と
同じなので省略する。この例において、複数の点をクロ
ックCLKIのfl+ −12、i3クロック過去の3
点とすると、(B)に示ずようにカウンタ42〜44で
指定されるアドレスをカウンタ62で指定されるアドレ
スに比べてそれぞれ Kl =i n t (k、/4) K2= i n、t <jt2/4 )K3−1nt(
f13/4) ・・・(2)で計算されるに1〜
に3たけ過去のアドレスを指定するように設定する。な
お、上式で1ntOは整数部分をとることを表わす。ま
たカウンタ45は使用しない。そのため、デジタルコン
パレタ37にはそれぞれカウンタ42〜44で指定した
過去のデータか入力される。これらのデータが予め設定
されている範囲にあることをデジタルコンパレータ37
で判定し、判定結果を(C)に示すようにシフトレジス
タ50を介してセレクタ51〜54に入力する。この場
合はシフトレジスタ50はデータのシフトは行わず、単
なるバヅファとして使用する。セレクタ51〜54のう
ち51〜53が選択され、カウンタ42〜44で指定し
た過去のデータがすべて所定の範囲内にあることをアン
ドゲート59で判定し、その結果をフリップフロップ2
2のデータ端子りに印加する。なお、この例ではデジタ
ルコンパレータ37に入力されるデータはクロックCL
KIの周期の4倍の周期で更新されるので、セレクタ6
1により分周器60でタロツクCLK2を1/4分周し
たタロツクをフリップフロップ22のタロツク端子に印
加するようにする。そのため、現在から参照する過去の
点までの時間はクロックCLKIの周期の4倍たけ不確
定性を生じる。
を第8図により説明する。図において、カウンタ62お
よびカウンタ42〜45のタイミングチャートに示した
数字はそれぞれのカウンタのカウント値を示す。また、
クロックCLK7゜1.5.6のタイミングは第7図と
同じなので省略する。この例において、複数の点をクロ
ックCLKIのfl+ −12、i3クロック過去の3
点とすると、(B)に示ずようにカウンタ42〜44で
指定されるアドレスをカウンタ62で指定されるアドレ
スに比べてそれぞれ Kl =i n t (k、/4) K2= i n、t <jt2/4 )K3−1nt(
f13/4) ・・・(2)で計算されるに1〜
に3たけ過去のアドレスを指定するように設定する。な
お、上式で1ntOは整数部分をとることを表わす。ま
たカウンタ45は使用しない。そのため、デジタルコン
パレタ37にはそれぞれカウンタ42〜44で指定した
過去のデータか入力される。これらのデータが予め設定
されている範囲にあることをデジタルコンパレータ37
で判定し、判定結果を(C)に示すようにシフトレジス
タ50を介してセレクタ51〜54に入力する。この場
合はシフトレジスタ50はデータのシフトは行わず、単
なるバヅファとして使用する。セレクタ51〜54のう
ち51〜53が選択され、カウンタ42〜44で指定し
た過去のデータがすべて所定の範囲内にあることをアン
ドゲート59で判定し、その結果をフリップフロップ2
2のデータ端子りに印加する。なお、この例ではデジタ
ルコンパレータ37に入力されるデータはクロックCL
KIの周期の4倍の周期で更新されるので、セレクタ6
1により分周器60でタロツクCLK2を1/4分周し
たタロツクをフリップフロップ22のタロツク端子に印
加するようにする。そのため、現在から参照する過去の
点までの時間はクロックCLKIの周期の4倍たけ不確
定性を生じる。
第9図により参照する過去のデータ点か2点の場合を説
明する。この場合は参照する過去の点をに1、k2クロ
ックとし、前記(2)式で示したように遅らせるアドレ
スの値をに4、K2とすると、第9図(A)のようにカ
ウンタ42.44にに、だけ遅れたアドレスを、カウン
タ43.45ににまたけ遅れたアドレスを出力するよう
にする。
明する。この場合は参照する過去の点をに1、k2クロ
ックとし、前記(2)式で示したように遅らせるアドレ
スの値をに4、K2とすると、第9図(A)のようにカ
ウンタ42.44にに、だけ遅れたアドレスを、カウン
タ43.45ににまたけ遅れたアドレスを出力するよう
にする。
すなわち、K、とに2を交互に設定するようにする。こ
の関係を(B)に示す。このようにすると、例えば(C
)に示すようにシフトレジスタ50にはその左側からク
ロックCLK2の周期を基準にして4(l K+
)、4(l K2)、4(/に1)+2.4 (1−’
に2 ) +2クロツクたけ遅れた、デジタルコンパレ
ータ37による判定結果か格納される。シフ1〜レジス
タ50はクロックCLKIにより矢印で示すように2ク
ロック単位でた側にシフトされる。セレクタ61により
クロックCL K 1を1/2分周したクロックをフリ
ップフロップ22のクロック端子に印加することにより
、2点の過去のデータでトリ力することができる。なお
、このような回路構成ではカウンタ42〜45に設定す
る値によりクロックCLKIの周期の2倍の時間の不確
定性か生じる。また、第5図ではレートレデューサ25
により4つのメモリ33〜36に順番に格納するように
したか、レートレデューサ25により、より多くのメモ
リに分配するようにずれは、参照する過去の点の数を任
意に変えることかできる。
の関係を(B)に示す。このようにすると、例えば(C
)に示すようにシフトレジスタ50にはその左側からク
ロックCLK2の周期を基準にして4(l K+
)、4(l K2)、4(/に1)+2.4 (1−’
に2 ) +2クロツクたけ遅れた、デジタルコンパレ
ータ37による判定結果か格納される。シフ1〜レジス
タ50はクロックCLKIにより矢印で示すように2ク
ロック単位でた側にシフトされる。セレクタ61により
クロックCL K 1を1/2分周したクロックをフリ
ップフロップ22のクロック端子に印加することにより
、2点の過去のデータでトリ力することができる。なお
、このような回路構成ではカウンタ42〜45に設定す
る値によりクロックCLKIの周期の2倍の時間の不確
定性か生じる。また、第5図ではレートレデューサ25
により4つのメモリ33〜36に順番に格納するように
したか、レートレデューサ25により、より多くのメモ
リに分配するようにずれは、参照する過去の点の数を任
意に変えることかできる。
このように構成される回路ては、A/D変換器12で変
換されたデータのレートをレートリデュサ25で落して
からメモリに書込んだ後コンパレータ37に読み出して
フリップフロップにセットするまでのサイクルはレート
リデューサ25で分周されたサイクルで行われ、シフト
レジスタ50に移された後に元のクロックレートで1〜
リガ発生用のフリップフロップにセットされる。このた
めに、データがサンプリングされてがら8クロツク後に
レベルシーケンストリガがセットされることになり、9
データ過去のデータしか利用することができない。反面
、カウンタ42〜45の設定に応じて、回路規模を増大
さぜることなく第1図の回路よりもさらに遠い過去のデ
ータを容易に読み出してトリガを設定することかできる
。
換されたデータのレートをレートリデュサ25で落して
からメモリに書込んだ後コンパレータ37に読み出して
フリップフロップにセットするまでのサイクルはレート
リデューサ25で分周されたサイクルで行われ、シフト
レジスタ50に移された後に元のクロックレートで1〜
リガ発生用のフリップフロップにセットされる。このた
めに、データがサンプリングされてがら8クロツク後に
レベルシーケンストリガがセットされることになり、9
データ過去のデータしか利用することができない。反面
、カウンタ42〜45の設定に応じて、回路規模を増大
さぜることなく第1図の回路よりもさらに遠い過去のデ
ータを容易に読み出してトリガを設定することかできる
。
そこで、第10図に示すように第1図の回路の一部LS
T1と第5図の回路の一部L S T2を組合せてL
S T 1のアンドゲート20から出力されるデータと
LST2のアンドゲート59から出力されるデータとを
セレクタ63に入力し、mブタ以前のデータを利用する
場合にはLST2の出カデータをフリップフロップ22
に出力して2〜<m−1)のデータを利用する場合には
LSTIの出力データをフリップフロップ22に出力す
ればよい。このように構成することにより、回路規模を
大幅に増大させることなく、広い範囲にわたって所望の
データを利用することができる。
T1と第5図の回路の一部L S T2を組合せてL
S T 1のアンドゲート20から出力されるデータと
LST2のアンドゲート59から出力されるデータとを
セレクタ63に入力し、mブタ以前のデータを利用する
場合にはLST2の出カデータをフリップフロップ22
に出力して2〜<m−1)のデータを利用する場合には
LSTIの出力データをフリップフロップ22に出力す
ればよい。このように構成することにより、回路規模を
大幅に増大させることなく、広い範囲にわたって所望の
データを利用することができる。
なお、これらの回路ではアナログ入力信号SAはクロッ
クCL、 K 1に同期してデジタル信号に変換される
ので、アナログコンパレータ13の出力はクロックCL
K 1に非同期に発生することになり、これらの信号の
間にジッタか発生ずる。従って、クロックCLKIの立
ち上がりとアナログコンパレータ13の出力の立ち上が
りの時間差を測定して補正することによってより高精度
の測定を行うことかでき、またこの時間差による表示波
形のゆらぎを解消できる。この様な時間差を測定する回
路の一例を第11図に示ず。この図において、64は正
弦波発振器であり、その出力はコンパレタ65に入力さ
れ、矩形波に変換される。このコンパレータ65の出力
はクロックCL、 K 1になる。また正弦波発振器6
4の出力はA/D変換器66およびバッファ68を介し
て移相器6つに入力される。移相器68の出力はバッフ
ァ69を介してA/D変換器70に入力される。移相器
68は例えは遅延素子等で構成され、入力信号の位相を
90度移相させる。まなA/D変換器66.70はアナ
ログコンパレータ13の出力によって変換を開始する。
クCL、 K 1に同期してデジタル信号に変換される
ので、アナログコンパレータ13の出力はクロックCL
K 1に非同期に発生することになり、これらの信号の
間にジッタか発生ずる。従って、クロックCLKIの立
ち上がりとアナログコンパレータ13の出力の立ち上が
りの時間差を測定して補正することによってより高精度
の測定を行うことかでき、またこの時間差による表示波
形のゆらぎを解消できる。この様な時間差を測定する回
路の一例を第11図に示ず。この図において、64は正
弦波発振器であり、その出力はコンパレタ65に入力さ
れ、矩形波に変換される。このコンパレータ65の出力
はクロックCL、 K 1になる。また正弦波発振器6
4の出力はA/D変換器66およびバッファ68を介し
て移相器6つに入力される。移相器68の出力はバッフ
ァ69を介してA/D変換器70に入力される。移相器
68は例えは遅延素子等で構成され、入力信号の位相を
90度移相させる。まなA/D変換器66.70はアナ
ログコンパレータ13の出力によって変換を開始する。
このようにすると、A/D変換器66.70の出力X、
Yおよび測定する時間差tの関係は X= + sin (ωt)Y=−十
cos(ωt )(ω:正弦波の角周波数
) となり、時間差tを正確に求めることかできる。
Yおよび測定する時間差tの関係は X= + sin (ωt)Y=−十
cos(ωt )(ω:正弦波の角周波数
) となり、時間差tを正確に求めることかできる。
また、第5図のアンドゲート59をオアゲートに変える
と、どれかの参照する過去の点でトリ力されると表示す
るようにすることもできる。
と、どれかの参照する過去の点でトリ力されると表示す
るようにすることもできる。
さらに、波形を表示する表示部に波形表示と同時にデジ
タルコンパレータ37に設定されている設定値の範囲お
よび参照する過去の点の不確定性の範囲を表示するよう
にすると、より扱いを容易にすることができる。この場
合、最初に過去の参照点を参照しないようにして表示さ
せ、この表示された波形を見ながら過去の参照点のトリ
力範囲を設定するようにすると、設定か簡単にできる。
タルコンパレータ37に設定されている設定値の範囲お
よび参照する過去の点の不確定性の範囲を表示するよう
にすると、より扱いを容易にすることができる。この場
合、最初に過去の参照点を参照しないようにして表示さ
せ、この表示された波形を見ながら過去の参照点のトリ
力範囲を設定するようにすると、設定か簡単にできる。
(発明の効果)
以上説明したように、本発明によれば、不規則波形でも
表示波形の重なりを生じることのないデジタルオシロス
コープが実現できる。
表示波形の重なりを生じることのないデジタルオシロス
コープが実現できる。
また、過去の参照点およびその範囲を的確に設定するこ
とによって例外的な事象でも部分だけを抜出して丁確に
捕えることか可能になり、低レートの高速等価時間サン
プリングにも有効である。
とによって例外的な事象でも部分だけを抜出して丁確に
捕えることか可能になり、低レートの高速等価時間サン
プリングにも有効である。
第1図は本発明の一実施例を示す構成説明図、第2図は
第1図の動作を説明するタイミングチャド、第3図は第
1図の動作を説明する波形例図、第4図および第10図
は本発明の他の実施例を示す構成説明図、第5図は第1
0図で用いる他の回路の具体例を示す構成説明図、第6
図〜第9図は第5図の動作を説明するためのタイミング
チャド、第11図は時間差測定回路の具体例を示す構成
説明図、第12図は従来のデジタルオシロスコブの一例
位を示す構成説明図、第13図は第12図の表示動作を
説明する波形例図である。 11・・・入力端子、12・・・A/D変換器、13・
・・アナログコンパレータ、14・・・シフトレジスタ
、17・・・セレクタ、18.19・・・デジタルコン
パレタ、20・・・アンドゲート、21・・・カウンタ
、2223・・・フリップフロップ、24・・・時間軸
信号Q 々 →く 十く ト 々 十ぐ 代 ペ ペ
第1図の動作を説明するタイミングチャド、第3図は第
1図の動作を説明する波形例図、第4図および第10図
は本発明の他の実施例を示す構成説明図、第5図は第1
0図で用いる他の回路の具体例を示す構成説明図、第6
図〜第9図は第5図の動作を説明するためのタイミング
チャド、第11図は時間差測定回路の具体例を示す構成
説明図、第12図は従来のデジタルオシロスコブの一例
位を示す構成説明図、第13図は第12図の表示動作を
説明する波形例図である。 11・・・入力端子、12・・・A/D変換器、13・
・・アナログコンパレータ、14・・・シフトレジスタ
、17・・・セレクタ、18.19・・・デジタルコン
パレタ、20・・・アンドゲート、21・・・カウンタ
、2223・・・フリップフロップ、24・・・時間軸
信号Q 々 →く 十く ト 々 十ぐ 代 ペ ペ
Claims (1)
- 【特許請求の範囲】 アナログ信号をデジタル信号に変換するA/D変換器と
、 このA/D変換器の出力データを順次格納するシフトレ
ジスタと、 前記A/D変換器の出力データを格納するメモリと、 前記シフトレジスタに格納されたデータから所望の1デ
ータを選択するセレクタと、 このセレクタを介して読み出されたデータが予め設定さ
れた値の範囲にあるかを検出するコンパレータと、 前記アナログ信号が所定値になったことを検出する検出
部と、 この検出部および前記コンパレータの出力によりトリガ
信号を発生するトリガ信号発生部とを具備し、 このトリガ信号により前記メモリに格納されたデータを
表示することを特徴とするデジタルオシロスコープ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP20358588A JPH0252258A (ja) | 1988-08-16 | 1988-08-16 | デジタルオシロスコープ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP20358588A JPH0252258A (ja) | 1988-08-16 | 1988-08-16 | デジタルオシロスコープ |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0252258A true JPH0252258A (ja) | 1990-02-21 |
JPH0585026B2 JPH0585026B2 (ja) | 1993-12-06 |
Family
ID=16476522
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP20358588A Granted JPH0252258A (ja) | 1988-08-16 | 1988-08-16 | デジタルオシロスコープ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0252258A (ja) |
-
1988
- 1988-08-16 JP JP20358588A patent/JPH0252258A/ja active Granted
Also Published As
Publication number | Publication date |
---|---|
JPH0585026B2 (ja) | 1993-12-06 |
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