RU1798705C - Способ измерени среднеквадратических значений переменных сигналов - Google Patents

Abstract

Использование: изобретение относитс  к электрическим измерени м и может быть использовано при построении высокоточных измерительных приборов. Сущность изобретени : способ измерени  средне- квадратических значений переменных сигналов , основанный на изменении спектра входного сигнала, в результате чего преобразование сигнала в напр жение посто нного тока,пропорциональное среднеквадратическому значению периодического сигнала, производитс  на фиксированной частоте, что позвол ет повысить точность измерени  за счет устранени  частотной составл ющей погрешности. 2 ил.

Description

Изобретение относитс  к области электрических измерений и может быть использовано при построении высокоточных измерительных приборов.

Целью изобретени   вл етс  повышение точности измерени .

На фиг. 1 представлена блок-схема устройства , реализующа  предлагаемый способ измерени  среднеквадратических значений переменных сигналов; на фиг. 2 - временные диаграммы работы блока управлени  устройства, реализующего предлагаемыйспособ измерени  среднеквадратических значений переменных сигналов.

В предлагаемом способе реализованы следующие операции в такой последовательности: выделение интербала измерени . проведение на выделенном интервале измерени  через равные интервалы времени выборок мгновенных значений периодического измер емого сигнала; проведение

(/

с

пр мого зналого-цифрового преобразовани  каждой выборам мгновенного значени  периодического сигнала; запоминание цифровых значений выборок; подсчет числа выборок щ за выделенный интервал измерени ; определение и запоминание значений периода фиксированной частоты То, равного То no A to, где по - минимальное число выборок мгновенных значений периодического сигнала за период фиксированной частоты, достаточное дл  аналого- цифрового преобразовани  периодического сигнала; A to - интервал между выборками аналого-цифрового преобразовани ; определение переменного интервала восстановле- ни  ДЬ дл  обратного циф роаналогового

преобразовани  по формуле

д - Ј -

XI

О

со

xi О СП

проведение обратного цифроаналогового преобразовани  запомненных цифровых значений выборок измер емого сигнала в периодический сигнал фиксированной частоты FO; преобразование периодического сигнала в напр жение посто нного тока, пропорциональное среднеквадратичному значению периодического сигнала, измерение напр жени  посто нного тока, пропорциональное среднеквадратическому значению периодического сигнала.

Устройство, реализующее предлагаемый способ измерений среднеквадратиче- ских значений переменных сигналов (фиг. 1), состоит из усилител  1, схемы перехода через О 2, счетчика-адреса 3, аналого-цифрового преобразовател  4, блоков И 5, 6, запоминающих устройств 7, 8, блоков И-ИЛИ 9-11, формировател  адреса считывани  12, счетчика выборок 13, формировател  интервала обратного преобразовани  14. регистра 15, цифроэналогового преобразовател  16, преобразовател  среднеквадратических значений 17, усилител  18, регистрирующего устройства 19 и блока управлени  20.

Вход прибора Ux соединен с входом усилител  1. Выход усилител  1 соединен с входом схемы перехода через О 2 и сигнальным входом аналого-цифрового преобразовател  4. Выход схемы перехода через О 2 соединен с входом 30 блока управлени  20.

Нулевой вход счетчика адреса 3 соединен с выходом 45 блока управлени  20, выход 44 которого соединен с счетным входом счетчика адреса 3, запускающим входом аналого- цифрового преобразовател  4 и счетным входом счетчика выборок 13. Выход счетчика адреса 3 (параллельный код) соединен с первыми входами блоков И-ИЛИ 10, 11 и формировател  адреса считывани  12.

Первый вход блока И 5 соединен с выходом 36 блока управлени  20, второй вход (параллельный код) схемы И 5 соединен с выходом аналого-цифрового преобразовател  4 и первым входом блока И6, второй вход которого соединен с выходом 41 блока управлени  20, выход 35 которого соединен с тактирующим входом аналого-цифрового преобразовател  4. Выход блока И 5 (параллельный код) соединен с информационным входом запоминающего устройства 7. Вход записи запоминающего устройства 7 соединен с выходом 37 блока управлени  20, выход 38 которого соединен с входом считывани  запоминающего устройства 7. Адресный вход (параллельный код) запоминающего устройства 7 соединен с выходом блока И-ИЛИ 10, информационный выход запоминающего устройства 7 (параллельный код) соединен с первым входом блока И- ИЛИ 9.

Вход записи запоминающего устройства 8 соединен с выходом 50 блока управлени  20, выход 51 которого соединен с

входом считывани  запоминающего устройства 8. Адресный выход (параллельный код) запоминающего устройства 8 соединен с выходом блока И-ИЛИ 11, информационный

выход запоминающего устройства 8 (параллельный код) соединен со вторым входом блока И-ИЛИ 9, третий и четвертый входы которого соединены соответственно с 39 и 40 выходами блока управлени  20. Выход блока

0 И-ИЛИ 9 (параллельный код) соединен с информационным входом регистра 15.

Второй вход блока И-ИЛИ 10 (параллельный код) соединен с вторым входом блока И-ИЛИ 11 и выходом формировател  адреса

5 считывани  12. Третий и четвертый входы блока И-ИЛИ 10 соответствен но соединены с. 42 и 43 выходами блока управлени  20, выходы 47,48 которого соответственно соединены с третьим и четвертым входами блока И-ИЛИ

0 ц. .

Нулевой вход формировател  адреса считывани  12 соединен с 46 выходом блока управлени  20. Тактирующий вход формировател  адреса считывани  12 сое5 динен с 54 выходом блока управлени  20.

Нулевой вход регистра 15 соединен с выходом 49 блока управлени  20. Выход р.е- гистра 15 (параллельный код) соединен с входом цифроаналогового преобразовател 

0 16, выход которого через преобразователь среднеквадратических значений 17 и усилитель 8 соединен с регистрирующим устройством 19.

Нулевой вход счетчика выборок 13 сое5 динен с выходом 34 блока управлени  20. Выход счетчика выборок 13 (параллельный код) соединен с первым входом формировател  интервала обратного преобразовани  14. второй, третий, четвертый и п тый входы

0 которого соответственно соединены с выходами 31, 32, 33, 53, 55 блока управлени  20. Выход формировател  интервала обратного преобразовани  14 соединен со вторым входом 52 блока управлени  20.

5Блок 1 - усилитель,  вл етс  обычным усилителем.

Блок 2 - схема перехода через ноль,  вл етс  обычным пороговым устройством, формирующим из входного переменного

0 напр жени  сигналы его перехода через ноль. Устройство может быть выполнено на компараторе 521 САЗ, выдел ющем моменты перехода через ноль переменного напр жени .

5 Блок 3 - счетчик адреса,  вл етс  типовым элементом. Может использоватьс  564 НЕ 10.

Блок 4 - аналого-цифровой преобразователь ,  вл етс  преобразователем аналоговой величины в цифровую. Может

использоватьс  аналого-цифровой преобразователь 572 ПВ1 с операционным усилителем 574 УД1 и компаратором 521 САЗ.

Блок 5,6 - блок И. Состоит из однотипных схем И, по одной на каждый разр д кода. Может использоватьс  155 ЛАЗ, вторые входы схем И соединены вместе.

Блок 7,8 - запоминающее устройство,  вл етс  типовым оперативным запоминающим устройством. Может использоватьс  537 РУЮ.

Блок 9,10, 11 - блок Й-ИЛИ. Состоит из однотипных схем 2-2И-2ИЛИ, по одной на каждый разр д.

Блок 12 - формирователь адреса считывани . Формирует адрес считывани  дл  двух запоминающих устройств, работающих поочередно. В одно запоминающее устройство поступает нова  информаци , а из другого считываетс  записанна  ранее информаци . Переход на считывание информации из другого запоминающего устройства производитс  после записи в него новой информации..

Формирователь адреса считывани  12 состоит из регистра, блока И по одной схеме И на каждый разр д кода, устройства задержки , реверсивных счетчиков, счетного триггера , многовходовых схем И, схемы ИЛИ, блока И-ИЛИ, устройств задержки.

Формирователь адреса считывани  работает следующим образом.

По сигналу, поступающему с выхода 46 блока управлени  20, формирователь считывани  устанавливаетс  в исходное состо ние (в нулевое состо ние устанавливаютс  реверсивные счетчики и счетный триггер), а в регистр записываетс  код адреса, Код адреса с регистра через блок И поступает на установочные входы реверсивного счетчика .

В исходном состо нии счетный триггер выдает разрешающий потенциал на шину реверса одного реверсивного счетчика и запрещающий потенциал на шину реверса другого реверсивного счетчика. Поэтому один реверсивный счетчик будет работать на сложение, а другой реверсивный счетчик - на вычитание при поступлении счетных импульсов на счетный вход реверсивных счетчиков. Выходной код адреса одного реверсивного счетчика через блок Й-ИЛИ поступает на выход устройства 12. Разрешение на прохождение кода адреса реверсивного счетчика через блок И-ИЛИ выдаетс  с единичного выхода счетного триггера.

Когда число в реверсивном счетчике станет равным нулю, сработает многовхо- дова  схема И и выдаст сигнал на счетный

вход счетного триггера. Счетный триггер измен ет свое состо ние и выдает разрешающий потенциал на шину реверса одного реверсивного счетчика и запрещающий - на

шину реверса другого реверсивного счетчика . Поэтому один реверсивный счетчик будет работать на сложение, а другой реверсивный счетчик - на вычитание и т.д. при поступлении счетных импульсов на

счетные входы реверсивных счетчиков.

Выходной код адреса одного реверсивного счетчика через блок И-ИЛИ поступает на выход устройства 12. Разрешение на прохождение кода адреса реверсивного счетчика через блок И-ЙЛИ. выдаетс  с нулевого выхода счетного триггера,

Блок 13 - счетчик выборок,  вл етс  типовым устройством. Может использоватьс  564ИЕ10.

Блок 14 - формирователь интервала обратного преобразовани . Формирователь интервала обратного преобразовани  формирует интервал между выборками, считывани ми , синхронно измен ющийс  с

изменением частоты входного сигнала. Независимо от частоты входного сигнала (числа выборок аналого-цифрового преобразовани  т) обратное преобразование - цифроаналоговое производитс  за

один и тот же интервал времени, ч то соответствует тому, что восстановление сигнала производитс  на фиксированной частоте FQ. Формирователь интервала обратного преобразовани  14 состоит из блоков И, счетчика делител , буферного счетчика, счетчика делимого, счетчика результата, счетного триггера , логической схемы, включающей схемы И и схему ИЛИ, схемы окончани  делени , включающей многовходовую схему И, триггер , схему И и генератор импульсов, устройства задержки, реверсивных счетчиков, многовходных схем И, схемы ИЛИ, триггера .и блока И.

В формирователе интервала обратного

преобразовани  14 сначала определ етс , во сколько раз период То фиксированной частоты больше переменного интервала восстановлени  A ti дл  обратного цифро- аналогового преобразовани . Дл  этого кодовое значение периода Тр фиксированной частоты делитс  на число выборок мгновенных значений периодического сигнала по за интервал измерени .

Период То фиксированной частоты, рапныйТо по A to, где по-минимальное число выборок периодического сигнала за интервал измерени ; A to - интервал между выборками при зналого-цифровом преобразовании мгновенных значений периодических сигналов, выбираетс  следующим образом. Длительность периода То выбираетс  такой, чтобы число выборок по за этот интервал равн лось номинальному числу выборок, при котором достигаетс  за- данна  точность аналого-цифрового преобразовани  периодического сигнала. Интервал между выборками A to ограничиваетс  временем аналого-цифрового преобразовани  текущего мгновенного значени  периодического сигнала.

Urn А ю- ТпрАЦП. где Тпрдцп - врем  аналого-цифрового преобразовани  каждой выборки. Затем полученное цифровое соотношение преобразуетс  в длительность интервала дл  обратного преобразовани . Определение отношени  периода То сигнала фиксированной частоты к переменному интервалу восстановлени  A ti дл  обратного аналого-цифрового преобразовани  производитс  следующим образом. По сигналу Установка нул , поступающему с 31 выхода блока управлени  20, в нулевое состо ние устанавливаютс  счетчик делител , счетчик буферный, счетный триггер, счетчик делимого и триггер. По сигналу, поступающему с выхода 32 блока управлени  20, через блок И в счетчик делител  записываетс  код Б (число выборок за период входного напр жени ). В счетчик делимого записыва- етс  заранее определенное кодовое значение периода То фиксированной частоты через блок И.

Операци  делени  (определение отношени ) производитс  путем последователь- ного вычитани  кода делител  Б из кода делимого А до тех пор, пока код делимого не станет равным нулю. Результат делени  равен числу циклов вычитани 

А пБ О

Управл ющий потенциал с нулевого выхода счетного триггера поступает на реверс .счетчика делител  и устанавливает его в ре- жим вычитани . Нулевой потенциал с единичного выхода счетного триггера, поступающий на вход реверса буферного счетчика, устанавливает его в режим сложени .

Нулевой потенциал с единичного выхода триггера; поступающий на управл ющий вход схемы И, запрещает прохождение сигнала генератора, импульсов через схему И,

По сигналу делени , поступающему с выхода 33 блока управлени ми в нулевое состо ние, устанавливаетс  счетчик результата , а триггер переходит в единичное состо ние . Управл ющий потенциал с

единичного выхода триггера разрешает прохождение сигналов генератора импульсов через схему И на выход схемы окончани  делени . Счетные импульсы с выхода схемы окончани  делени  поступают на счетные входы счетчика делимого, счетчика делител  и буферного счетчика. Так как счетчик делимого  вл етс  вычитающим, то счетные импульсы вычитаютс  из кода делимого А. т.е. из кода числа А. Кроме того, счетные импульсы вычитаютс  из кода делител , т.е. из кода числа Б, и суммируютс  в буферном счетчике .

Числосчетныхимпульсов, поступающих на счетный вход счётчика делител  за один цикл вычитани , определ етс  значением кода делител , т.е. кода числа Б, Когда код в счетчике делител  станет равным нулю О (окончилс  первый цикл вычитани  кода делител  Б из-под делимого А), срабатывает многрвходова  схема И, на выходе которой вырабатываетс  управл ющий потенциал. Управл ющий потенциал с выхода схемы И через схему ИЛИ поступает на счетный вход счетного триггера и на счетный вход счетчика результата. В этом случае на нулевом выходе счетного триггера установитс  нулевой потенциал, а на единичном выходе - управл ющий потенциал. При этом мен етс  направление счета в счетчике делител  и буферном счетчике. С этого момента счетчик делител  начинает работать на сложение, а буферный счетчик - на вычитание- После окончани  первого цикла вычитани  кода делител  Б из кода делимого А в буферном счетчике будет установлен код числа Б.

Во втором цикле вычитани  из кода числа Б в буферном счетчике начинают вычитатьс  счетные импульсы. Когда код в буферном счетчике станет равным нулю О (окончилс  второй цикл вычитани  кода делител  Б из кода делимого А), срабатывает многовходова  схема И. Сигнал схемы И через схему ИЛИ поступает на счетный вход счетного триггера и на счетный вход счетчика результата. При этом счетный триггер переключаетс  и измен ет направление счета в счетчике делител  и в буферном счетчике. В третьем цикле вычитани  счетчик делител  работает на вычитание, а буферный счетчик - на сложение. Последовательность таких циклов вычитани  будет продолжатьс  до тех пор, пока код числа А в счетчике делимого станет равным О. В этот момент срабатывает многовходова  схема И и выдает управл ющий сигнал на второй нулевой вход триггера. На единичном выходе триггера вырабатываетс  нулевой потенциал, который запрещал прохождение счетных импульсов через схему И.

В счетчике результата будет находитьс  код числа С, равный числу циклов делени .

Затем цифровое отношение, хран щеес  в счетчике результата, преобразуетс  в длительность интервала обратного преобразовани . По сигналу, поступающему с выхода 53 блока управлени  20, код числа С, хран щийс  в счетчике результата , переписываетс  через блок И в реверсивный счетчик . Этим же сигналом в нулевое состо ние устанавливаютс  счетный триггер и реверсивные счетчики. Нулевой сигнал с единичного 1 выхода счетного триггера выдает запрещающий потенциал на вход реверса реверсивного счетчика, который работает на вычитание. Управл ющий потенциал с нулевого О выхода счетного триггера выдает разрешающий потенциал на вход реверса реверсивного счетчика, который работает на сложение.

При поступлении счетных импульсов на вход 55 формировател  14 они будут вычитатьс  из числа С, наход щегос  в реверсив- ном счетчике, и суммироватьс  в реверсивном счетчике.

В момент, когда число в реверсивном счетчике станет равным нулю О, срабатывает схема И. Сигнал схемы И через схему ИЛИ поступает на счетный вход триггера. Триггер измен ет свое состо ние. Во втором цикле вычитани  реверсивный счетчик будет работать на сложение, а реверсивный счетчик - на вычитание. Когда число в реверсивном счетчике станет равным нулю О, сработает схема И. Сигнал схемы И через схему ИЛИ поступает на счетный вход триггера и измен ет его состо ние. В третий цикл реверсивный счетчик будет работать на вычитание, а другой реверсивный счетчик - на сложение и т.д.

С изменением частоты входного сигнала синхронно будет измен тьс  длительность интервала между.выборками восстановлени  таким образом, что

m A ti.n2 A ta const,

где гн, - число выборок при частотах входного сигнала f 1 и Ь;

A ti, A 12 - длительность интервала между выборками обратного преобразовани , т.е. при этом восстановление входного .сигнала будет происходить на фиксированной частоте FO.

Блок 15 - регистр,  вл етс  типовым устройством. Может использоватьс  564

тмз.

Запись числа в регистр производитс  без предварительной установки разр дов в нулевое состо ние.

Блок 16 - цифроаналоговый преобрэзователь ,  вл етс  типовым преобразователем кодовой величины в аналоговую. Может использоватьс  цифроаналоговый преобразователь 572 ПВ с компаратором 521 САЗ. Блок 17 - полупроводниковый преобразователь среднеквадратических значений,  вл етс  типовым устройством.

Блок 18 - усилитель,  вл етс  стандартным делителем.

Б/Ток 19 - регистрирующее устройство,

 вл етс  типовым устройством.

Блок 20 - блок управлени . Блок управлени  20 формирует управл ющие сигналы, синхронизирующие работу всего устройства .

Временные диаграммы работы блока управлени  приведены на фиг. 2, На основании временных диаграмм может быть по законам формальной логики синтезирован блок управлени .

Блокуправленил 20 состоит из счетчика, включающего триггеры, и дешифратора, включающего генератор импульсов, делитель , схемы И, формирователи (формирователи длительности), устройства задержки,

триггер схемы И, формирователь (формирователь длительности), устройства задержки.

В данном устройстве производитс  измерение напр жени  посто нного тока, выделенное преобразователем среднеквадратических

значений, на который поступает периодический сигнал на фиксированной частоте после изменени частотного спектра входного сигнала . Изменение частотного спектра входного сигнала достигаетс  его двойным преобразованием . Сначала входной аналоговый сигнала, измен ющийс  в широком частотном диапазоне , преобразуетс  в цифровой код выборок, которые запоминаютс  в оперативной пам ти . Затем по значению кода выборок восстанавливаетс  аналоговый входной сигнал на фиксированной частоте РОИ поступает на преобразователь среднеквадратических значений.

Работа устройства происходит следующим образом. Переменный сигнал Ux после усилител  1 поступает на схему перехода через ноль 2 и измерительный вход аналого- цифрового преобразовател  4. По выходным сигналам схемы перехо да через поле 2

блок управлени  20 формирует управл ющие сигналы, синхронизирующие работу всего устройства.

Временные положени  сигналов блока управлени  20-показзны на фиг. 2.

Блок управлени  20 вырабатывает сигналы запуска аналого-цифрового преобразовател  А, которые с выхода 44 блока управлени  20 поступают из запуск аналого-цифрового преобразовател  4 зз один полупериод входного сигнала U.

Информаци , преобразованна  анало- ro-цифровым преобразователем 4 (цифровые значени  выборок), поступает поочередно на запоминающие устройства 7, 8. Разделение этой информации производитс  блоком управлени  20.

Управл ющий сигнал с выхода 36 блока управлени  20 разрешает/прохождение кодовой информации с выхода аналого-цифрового преобразовател  4 через блок И 5 на информационный вход запоминающего ус-, тройства 7. На запоминающее устройство 8 кодова  информаци  с выхода АЦП 4 не поступает, поскольку на блок И 6 поступает запрещающий потенциал с выхода 41 блока управлени  20.

На адресный вход первого запоминаю- щего устройства 7 в это врем  поступает код адреса со счетчика 3, который формирует адрес записи, подсчитыва  .сигналы запуска аналого-цифрового преобразовател  4. Код адреса записи, сформированный счетчиком 3, через блок И-ИЛИ 10 поступает на адресный вход запоминающего устройства 7. За- пись информации в запоминающее устройство 7 производитс  по сигналу, поступающему с 37 выхода блока управлени  20,

В это же врем  с запоминающего устройства 8 считываетс  информаци , поступивша  в него в предыдущем такте. Формирователь адреса считывани  12 из адреса записи, сформированного счетчиком адреса 3, вырабатывает адрес дл  непрерывного считывани  информации с запоминающего устройства 8, необходимого дл  восстановлени  переменного входного сигнала . Адрес считывани , сформированный формирователем здреса считывани  12, через блок И-ИЛИ. 11 поступает на адресный вход запоминающего устройства 8. По сигналу считывани , поступающему с 51 выхода блока управлени  20, информаци  с запоминающего устройства 8 через блох И- 9 поступает на информационный вход регистра 15. Запись информации в регистр 15 производитс  управл ющим сигналом, поступающим с 49 выхода блока управлени  20. После восстановлени  переменного сходного сигнала цифроаналоговым преобразователем 16 производитс  преобразова- .. ние этого сигнала в напр жение посто нного тока преобразователем сред- неквадратичоских значений 17, усиление

усилителем 18 и индикаци  результата измерени  регистрирующим устройством 19. Во втором цикле измерени  полупериода входного сигнала информаци  запоминаетс  в устройстве 8, а считывание информации производитс  с запоминающего устройства 7. В этом случае кодова  информаци  с выхода аналого-цифрового преобразовател  4 через блок И 6 поступает

на информационный вход запоминающего устройства 8, поскольку на второй вход бло ка 46 поступает сигнал с выхода 41 блока управлени  20. Код адреса, сформированный счетчиком адреса 3, через блок И-ИЛИ

11 поступает на адресный вход запоминающего устройства -8. Запись информации в запоминающее устройство 8 производитс  по сигналу, поступающему с выхода 50 блока управлени  20.

В это же врем  с запоминающего устройства 7 считываетс  информаци , поступивша  в него в предыдущий такт. Адрес считывани , сформированный формирователем адреса считывани  12 через блок ИИЛИ 10, поступает на адресный вход запоминающего устройства 7. По сигналу считывани , поступающему с 38 выхода блока управлени  20, информаци  с запоминающего устройства 7 через блок И-ИЛИ 9

поступает на информационный вход регистра 15.

Формирование сигналов считывани  производитс  при помощи счетчика выборок 13 и формировател  интервала обратного преобразовател  14. Счетчик выборок 13 после установлени  его в нулевое состо ние сигналом, поступающим с выхода 34 блока управлени  20, подсчитывает число импульсов запуска аналого-цифрового преобразовател  4 за период входного сигнала. Формирователь интервала обратного преобразовани  14 вырабатывает сигналы с переменным интервалом между ними, чтобы . восстановление входного сигнала пррисходило на фиксированной частоте, т.е. чтобы выдерживалось равенство щ At2 const, где m, па - число выборок записи за один период входного сигнала; Д ti, A 12 - интервал между сигналами считывани .

Дл  этого формирователем интервала обратного преобразовани  14 производитс  определение отношени  кодового значени  периода То фиксированной частоты к числу выборки за один полупериод входного сигнала , подсчитанного счетчиком выборок 13, и преобразование полученного результата в последовательность сигналов, длительность интервалов между которыми зависит

от числа выборок DI за полупериод входного сигнала.

Сигналы считывани  с формировател  интервалов обратного преобразовани  14 поступают на 52 вход блока управлени  20, который вырабатывает управл ющие сигналы, необходимые дл  последовательного поочередного считывани  с запоминающих устройств 7, 8, хран щейс  в них информации .

За вл емый объект обладает техническими преимуществами по сравнению с .прототипом; отсутствием дополнительной частотной погрешности , равной 1-2%. Это обусловлено тем, что в предложенном способе за счет изменени  спектра входного сиг- .нала. измен ющегос  в широком частотном диапазоне, в результате двойного преобразовани , на измерение поступает сигнал на фиксированной частоте . Поэтому напр жение посто нного тока, пропорциональное среднеквадрати- ческому значению периодического сигнала, независимо от его частоты будет пропорционально среднеквадратическому значению периодического сигнала фиксированной частоты . .

В институте, электродинамики АН УССР изготовлен макет вольтметра переменного напр жени , реализующего предлагаемый способ измерени  среднеквадратических значений переменных сигналов.

0

Claims (1)

1. Формула изобретени  Способ измерени  -среднеквэдратиче- ских значений переменных сигналов, основанный на том, что периодический сигнал преобразуют в напр жение посто нного тока , пропорциональное среднеквадратическому значению измер емого сигнала, и измер ют напр жение посто нного тока, отличающийс  тем, что, с целью повышени  точности измерени , предварительно выдел ют интервал измерени , равный периоду измер емого сигнала, на выделенном интервале измерени  производ т выборки мгновенных значений измер е5 мого сигнала через равные промежутки времени A to. производ т аналого-цифровое преобразование каждой выборки, результаты аналого-цифрового преобразовани  запоминают , подсчитывают число выборок ги на шн0 тервале измерени , определ ют значение фиксированного периода частоты восстановлени  , равного То-no A to, где п0-мини-, мальное число выборок мгновенных значений измер емого сигнала за период частоты вое5 становлени , достаточное дл  аналого-цифрового преобразовани , определ ют переменный интервал восстановлени  A ti T o/ni, через который производ т обратное цифроаналоговое преобразование запомненных цифровых значений выборок измер емого сигнала в периодический сигнал фиксированной частоты.

   0