JP2007279701A - 画素回路、及び当該画素回路を有する画像表示装置 - Google Patents

画素回路、及び当該画素回路を有する画像表示装置 Download PDF

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Abstract

【課題】表示素子を駆動するトランジスタが有するヒステリシス特性を考慮した、画素回路及び画像表示装置を提供する。
【解決手段】オフ状態からオン状態にする場合のゲート電圧値とドレイン電流値の関係である第１の関係と、オン状態からオフ状態にする場合のゲート電圧値とドレイン電流値の関係である第１の関係とは異なる第２の関係とを兼ね備えたトランジスタＴｒ１、トランジスタによって供給される電流のスイッチング動作が行われる表示素子ＬＥＤ１、トランジスタのゲート電極に接続される容量素子Ｃ１を具備する。そして表示素子に供給する駆動電流を設定する第1の期間では第１及び第２の関係の一方の関係を利用し、表示素子に駆動電流を供給して発光させる第２の期間では他方の関係を利用する。
【選択図】図１

Description

本発明は、有機エレクトロルミネッセンス（Ｅｌｅｃｔｒｏ−Ｌｕｍｉｎｅｓｃｅｎｃｅ以下ＥＬ）素子や有機発光ダイオード素子（ＯＬＥＤ素子）等の表示素子を用いた画素回路、及びそれを用いた画像表示装置に関するものである。
近年、ＯＬＥＤや有機ＥＬ素子と駆動回路で構成される画素をマトリックス状に備えた発光表示デバイスとしてアクティブマトリックス（Ａｃｔｉｖｅ−Ｍａｔｒｉｘ，以下ＡＭ）型有機ＥＬディスプレイが検討されている。
図２６は有機ＥＬ素子と駆動回路で構成される画素回路の概略構成である。そして、図２７は、上記画素回路をマトリックス状に配置したＡＭ型有機ＥＬディスプレイを示している。
また、図２８には、画素回路の例を示す。ＳＷ１およびＳＷ２をオンにして、画素回路内のゲート−ドレイン間が短絡したＴＦＴ（Ｔｒ１）に、外部（Ｌ３）から電流を供給する。これにより、ＴＦＴのゲート電圧値Ｖｇ１を、当該外部からの電流がドレイン電流として流れる電圧とすることができる。こうして発光素子に流す電流が設定される。
この後、ゲート電圧値Ｖｇ１を保持した状態で、ＳＷ１及びＳＷ２をオフして、ＳＷ３をオンにすることで、電流経路を有機ＥＬ素子（ＬＥＤ１）側に切り替える。ＴＦＴのゲート−ソース間電圧が、外部Ｌ３からの電流が流れた電圧と同じであるため、ＴＦＴ（Ｔｒ１）は、外部からの電流と同じ大きさの一定電流を供給する電流源として働く。すなわち、外部（Ｌ３）からの電流と同じ大きさの電流を有機ＥＬ素子に流すことになる。
このような電流駆動による表示素子に関して、特許文献１（特表２００２−５１７８０６号公報）に記載されている。
特表２００２−５１７８０６号公報
ところで、トランジスタのチャネル層を構成する材料として、多結晶シリコン（polycrystal-Si，以下ｐ−Ｓｉ）、非晶質シリコン（amorpohus-Si，以下ａ−Ｓｉ）等がある。また、有機半導体（Organic Semiconductor，以下ＯＳ）等があり、これらの半導体を用いたＴＦＴの開発が進められている。
本発明者らの知見によると、ａ−ＳｉやＯＳや酸化物半導体をチャネル層に利用したＴＦＴでは、ゲート電圧とドレイン電流との関係がヒステリシス特性を示す場合がある。
ここで、ヒステリシス特性とは、以下の第１の場合と第２の場合とで、同じゲート電圧値でもドレイン電流値が異なることを意味する。
第１の場合：ゲート電圧を、ドレイン電流が少ない状態（あるいは実質的にドレイン電流が流れていない状態）である電圧値（オフ状態）から、それよりも大きなドレイン電流が流れる状態である電圧値（オン状態）に連続的に変える場合のことである。
第２の場合：第１の場合とは、逆に、オン状態からオフ状態に連続的に変える場合のことである。
本発明者らは、トランジスタにヒステリシス特性があることを考慮した画素回路を提供するという目的の下、以下に示す本発明をなすに至った。なお、以下では、表示素子に供給される電流を駆動電流と表現する。
第１の本発明に係る画素回路は、
オフ状態からオン状態にする場合のゲート電圧値とドレイン電流値の関係である第１の関係と、オン状態からオフ状態にする場合のゲート電圧値とドレイン電流値の関係である、前記第１の関係とは異なる第２の関係とを兼ね備えているトランジスタと、
前記トランジスタによって制御された電流が駆動電流として供給される表示素子と、
前記トランジスタのゲート電極に接続される容量素子と、
を備え、
前記表示素子に供給する駆動電流を設定するための第1の期間では、前記第１及び第２の関係の一方の関係に基づき前記トランジスタが動作し、
前記表示素子に駆動電流を供給して発光させるための第２の期間では、他方の関係に基づき前記トランジスタが動作することを特徴とする。
ここで、上記第１の本発明において前記駆動電流を流すための前記トランジスタのゲート電圧値は、前記オン状態とオフ状態の間になるように設定され得る。
また、第２の本発明に係る画素回路は、
オフ状態からオン状態にする場合のゲート電圧値とドレイン電流値の関係である第１の関係と、オン状態からオフ状態にする場合のゲート電圧値とドレイン電流値の関係である、前記第１の関係とは異なる第２の関係とを兼ね備えているトランジスタと、
前記トランジスタによって制御された電流が駆動電流として供給される表示素子と、
前記トランジスタのゲート電極に接続される容量素子と、
を備え、
前記表示素子に供給する駆動電流を設定するための第1の期間と、前記表示素子に駆動電流を供給して発光させるための第２の期間とを有し、
前記第１及び第２の期間の両方において、前記第１及び第２の関係のうちの一方の関係のみを利用するために、
（１）前記駆動電流を設定する。その後、前記トランジスタをオフ状態にしてから、前記表示素子に前記駆動電流を供給するか、あるいは
（２）前記駆動電流を設定する。その後、前記トランジスタをオン状態にしてから、前記表示素子に前記駆動電流を供給することを特徴とする。
更にまた、第３の本発明に係る画像表示装置は、
一つの画素が、前記いずれかの画素回路を含み構成され、
前記画素はマトリックス状に複数個配置されており、
前記画素回路に接続されるデータ線と走査線と、
を有することを特徴とする。
また、別の本発明は、表示素子を駆動するトランジスタを有し、前記表示素子に供給する電流を設定する第１の期間と、前記表示素子に駆動電流を供給する第２の期間とを有する表示素子の駆動方法において、同じゲート電圧値でも、オフ状態から設定した場合より、オン状態から設定した場合のドレイン電流値が小さくなる時計回りのヒステリシス特性を有する前記トランジスタを用い、前記第１の期間において、前記トランジスタのゲート電圧を、オフ状態から第1の電流値になるように設定し、その後、前記トランジスタをオン状態にした後に戻し、前記第２の期間において、第１の電流値よりも小さい第２の電流を前記表示素子に駆動電流として供給することを特徴とする。
また、別の本発明は、表示素子を駆動するトランジスタを有し、前記表示素子に供給する電流を設定する第１の期間と、前記表示素子に駆動電流を供給する第２の期間とを有する表示素子の駆動方法において、同じゲート電圧値でも、オン状態から設定した場合より、オフ状態から設定した場合のドレイン電流値が小さくなる反時計回りのヒステリシス特性を有する前記トランジスタを用い、前記第1の期間において、前記トランジスタのゲート電圧を、オン状態から第３の電流値になるように設定し、その後、前記トランジスタをオフ状態にした後に戻し、前記第２の期間において、前記第３の電流値より小さい第４の電流値を前記表示素子に駆動電流として供給することを特徴とする。
また、別の本発明は、表示素子を駆動するトランジスタを有し、表示素子に供給する電流を設定する第１の期間と、表示素子に駆動電流を供給する第２の期間とを有する表示素子の駆動方法において、第１の期間の前及び第２の期間の前にトランジスタを共にオン状態、あるいは、オフ状態とすることを特徴とする。
本発明によれば、トランジスタのヒステリシス特性を利用して、電流設定期間における書き込み電流を発光時の駆動電流よりも大きくでき、電流設定期間の長期化を軽減することができる。
（第１の実施形態：ヒステリシスにおける第１及び第２の関係の両方を積極的に利用した画素回路）
第１の本実施形態に係る発明について説明する。まず、ゲート電圧値とドレイン電流との関係がヒステリシス特性を有するトランジスタを用意する。
具体的には、例えば図３に示すように、オフ状態からオン状態にする場合のゲート電圧値とドレイン電流値の関係である第１の関係３００１を備えたトランジスタがある。またオン状態からオフ状態にする場合のゲート電圧値とドレイン電流値の関係である第２の関係３００２を備えたトランジスタがある。この第１の関係３００１と第２の関係３００２とを兼ね備えているトランジスタを用意する。
本実施形態に係る発明は、ヒステリシス特性を有するトランジスタであれば、その特性の大小問わず適用され得る。
例えば、ドレイン電流が１ｎＡの電流となる場合のゲート電圧値が、前記第１の関係と第２の関係との間で、０．０５Ｖ以上、または、０．５Ｖ以上の差を示すトランジスタに適用され得る。ゲート電圧値の差異の上限値は特に限定されないが、例えば、５Ｖである。
本実施形態に係る発明に適用される画素回路の例として、図１を参照しながら説明する。勿論、本実施形態に係る発明が適用され得る画素回路は、図１に記載される画素回路に限定されるものではない。
上記用意したトランジスタが、図１に示すＴｒ１（１００１）に該当する。そして、表示素子ＬＥＤ１（１００２）を用意する。ここで、ＬＥＤ１に供給される電流は、前記Ｔｒ１により制御される。
さらに、容量素子Ｃ１（１００３）を前記トランジスタ１００１のゲート電極に接続する。そして、前記表示素子１００２に供給する駆動電流を設定するための第1の期間では、前記第１及び第２の関係（図３の３００１、３００２）の一方の関係に基づき前記トランジスタが動作する。
更に、前記表示素子１００２に駆動電流を供給して発光させるための第２の期間では、他方の関係に基づき前記トランジスタが動作する。即ち、前記第１の期間では、前記第１の関係３００１に基づき前記トランジスタが動作させ、前記第２の期間では、前記第２の関係３００２に基づき前記トランジスタを動作させる。また、前記第１の期間では、前記第２の関係を利用し、前記第２の期間では、第１の関係を利用することもできる。
ここで、第１の期間で設定される電流値は、ゲート電極の接続される容量素子１００３によって記憶保持される。そして、第２の期間即ち発光期間が開始するまでにゲート電圧値を一旦上昇させた後、降下させる等することによりゲート電圧とドレイン電流との関係を前記第１の関係から第２の関係に（或いは第２の関係から第１の関係に）移行させることができる。
その結果、前記第１の期間で設定されるドレイン電流値を、前記第２の期間に前記表示素子に供給される駆動電流値よりも大きくすることができる。
階調表現を表示素子への電流供給量によって制御しようとする場合、特に低階調の場合は電流供給量を少なくせざるを得ないが、斯かる場合、低電流ゆえに、第１の期間である電流設定期間が長くなってしまうことが懸念される。
しかしながら、本実施形態に斯かる発明を用いれば、第１の期間における書き込み電流を発光時の駆動電流よりも大きくできるため、電流設定期間の長期化を軽減することができる。
有機ＥＬやＯＬＥＤ素子を表示素子に用いる場合、今後、当該素子の電流−輝度特性の向上が進み、有機ＥＬ素子やＯＬＥＤへの供給電流が低下することが考えられる。このような点からもトランジスタのヒステリシス特性を積極的に利用する本発明は有効なものとなる。
なお、前記第１の期間で定まるゲート電圧値と、前記表示素子に駆動電流を供給する際のゲート電圧値が等しくなるようにすることも好ましい形態である。
また、図３においては、トランジスタがオフ状態からオン状態を経て、再度オフ状態になる場合に、時計回りのヒステリシス特性を示す場合を示している。本発明は上記の通り、図３のような時計回りのヒステリシスのみではなく、反時計回りのヒステリシス特性を示すトランジスタを適用することもできる。
更にまた、前記第１の期間で設定されるドレイン電流値が、前記第２の期間に前記表示素子に供給される駆動電流値よりも小さくなるように構成することも可能である。これは、第１の期間で設定するのに要した電流値を低くしつつ、発光のための駆動電流を高くすることができることを意味する。
以下に、時計回りのヒステリシス特性を有するトランジスタを用いる場合と、反時計回りのヒステリシス特性を有するトランジスタを用いる場合の回路動作について、それぞれ例示する。
１）時計回りのヒステリシスの場合
トランジスタは、オフ状態からオン状態にする場合と、オン状態からオフ状態にする場合とで、同じゲート電圧値で異なるドレイン電流値となる時計回りのヒステリシス特性を有することになる。
そして、前記第１の期間内において、オフ状態の前記トランジスタのゲート電圧値を上げて、第１の電流値（ドレイン電流）を流すように設定する。
続いて、前記トランジスタのゲート電圧値を更に上げる等して一旦オン状態にする。その後、ゲート電圧値を下げるなどして、前記第１の電流値より小さい第２の電流値を、前記第２の期間内において、前記表示素子に駆動電流として供給する。
２）反時計回りのヒステリシスの場合
トランジスタは、オン状態からオフ状態にする場合と、オフ状態からオン状態にする場合とで、同じゲート電圧値で異なるドレイン電流値となる反時計回りのヒステリシス特性を有する。
そして、前記第１の期間内において、オン状態の前記トランジスタが第３の電流値を流すように設定する（例えば、ゲート電圧値を下げながら第３の電流値を設定する）。
続いて、前記第２の期間においては、前記トランジスタを一旦オフ状態にした後に前記ゲート電圧値を上げるなどして、前記第３の電流値より小さい第４の電流値を、前記表示素子に駆動電流として供給する。
なお、ヒステリシス特性を有するトランジスタの製造方法について例示する。
（ａ）時計回りのヒステリシス特性を有するトランジスタの構成例
ガラス基板上にレジスト膜形成後、フォトリソグラフィ法によりゲート電極パターンを形成する。その後、電子ビーム蒸着により、下から、Ｔｉ、Ａｕを積層し、リフトオフ法にてゲート電極を形成する。
続いて、レジスト膜形成後、フォトリソグラフィ法により絶縁層パターンを形成する。その後、スパッタ法にてＳｉＯ２を成膜し、リフトオフ法にて、絶縁層を形成する。
続いて、レジスト膜形成後、フォトリソグラフィ法により活性層パターンを形成する。その後、スパッタ法にて金属酸化物半導体であるＩｎ−Ｇａ−Ｚｎ−Ｏを成膜し、リフトオフ法にて活性層を形成する。
続いて、レジスト膜形成後、フォトリソグラフィ法によりソース・ドレイン電極パターンを形成する。その後、電子ビーム蒸着により、下から、Ｔｉ、Ａｕを積層し、リフトオフ法にてソース・ドレイン電極を形成する。
以上の製造法を用いることで、ゲート絶縁膜にＳｉＯ２を用いたボトムゲート（逆スタガ）型の薄膜トランジスタ（Ｔｈｉｎ−Ｆｉｌｍ−Ｔｒａｎｓｉｓｔｏｒ，ＴＦＴ）を作製することができる。実際には、活性層の厚さや成膜条件などにもよるが、このようにして作製すると時計回りのヒステリシス特性を有するトランジスタになり易い。
（ｂ）反時計回りのヒステリシス特性を有するトランジスタの構成例
ガラス基板上にレジスト膜形成後、フォトリソグラフィ法によりソース・ドレイン電極パターンを形成する。その後、電子ビーム蒸着により、下から、Ｔｉ、Ａｕ、Ｔｉを積層し、リフトオフ法にてソース・ドレイン電極を形成する。
続いて、レジスト膜形成後、フォトリソグラフィ法により活性層パターンを形成する。その後、スパッタ法にて金属酸化物半導体であるＩｎ−Ｇａ−Ｚｎ−Ｏを成膜し、リフトオフ法にて活性層を形成する。
続いて、レジスト膜形成後、フォトリソグラフィ法により絶縁層パターンを形成する。その後、スパッタ法にてＹ２Ｏ３を成膜し、リフトオフ法にて、絶縁層を形成する。
続いて、レジスト膜形成後、フォトリソグラフィ法によりゲート電極パターンを形成する。その後、電子ビーム蒸着により、下から、Ｔｉ、Ａｕを積層し、リフトオフ法にてゲート電極を形成する。
以上の製造法を用いることで、ゲート絶縁膜にＹ２Ｏ３を用いたトップゲート型の薄膜トランジスタ（Ｔｈｉｎ−Ｆｉｌｍ−Ｔｒａｎｓｉｓｔｏｒ，ＴＦＴ）を作製することができる。実際には、活性層の厚さや成膜条件などにもよるが、このようにして作製すると反時計回りのヒステリシス特性を有するトランジスタになり易い。
なお、本実施形態に係る発明に適用されるトランジスタの、ヒステリシス特性について説明する。画素回路内には、通常、スイッチとして動作するトランジスタを備えている。前記表示素子に駆動電流を供給するトランジスタのオン状態の電圧値が、前記スイッチとして働くトランジスタのゲート電圧最大値ＶＤＤより大きい場合、回路が正常に動作しない。
同様に、前記駆動電流を供給するトランジスタのオフ状態の電圧値が、前記スイッチとして働くトランジスタのゲート電圧最小値ＶＳＳより小さい場合にも、回路が正常に働かない。
従って、前記オン状態とオフ状態の電圧値は、それぞれ、（ＶＤＤ−５Ｖ）以下、（ＶＳＳ＋５Ｖ）以上であることが好ましい。ＶＤＤとＶＳＳの値は、そのＴＦＴの電流能力により決められる設計事項であるが、多くの場合、ＶＤＤは１０Ｖより大きく、ＶＳＳは−５Ｖより小さい。
従って、第１の期間において設定されるゲート電圧値が、（ＶＤＤ−５Ｖ）−（ＶＳＳ＋５Ｖ）＝５Ｖの範囲に収まるヒステリシス特性を備えるトランジスタであれば、本発明が利用できる。ただし、前記範囲は、ＶＤＤやＶＳＳの電圧を変えることで広げる事ができ、上記範囲はあくまで一例である。
（第２の実施形態：ヒステリシスにおける第１または第２の関係の一方のみを積極的に利用した画素回路）
次に、第２の実施形態に係る発明について説明する。まず、第１の実施形態に係る発明と同様に、オフ状態からオン状態にする場合のゲート電圧値とドレイン電流値の関係である第１の関係を備えたトランジスタがある。また、オン状態からオフ状態にする場合のゲート電圧値とドレイン電流値の関係である前記第１の関係とは異なる第２の関係を備えたトランジスタがある。この第１の関係と第２の関係とを兼ね備えているトランジスタを用意する。
そして、前記トランジスタによって、供給される電流のスイッチング動作が行われる表示素子と、前記トランジスタのゲート電極に接続される容量素子とを備えていることも、上記実施形態で説明した事項と同様である。
本実施形態に係る画素回路は、前記表示素子に供給する駆動電流を設定するための第1の期間と、前記表示素子に駆動電流を供給して発光させるための第２の期間とを有するように動作する。
そして、前記第１及び第２の期間の両方の期間において、前記第１及び第２の関係のうちの一方の関係のみを利用するために、以下の（１）あるいは（２）のようにする。
即ち、（１）前記駆動電流を設定し、その後、前記トランジスタをオフ状態にしてから、前記表示素子に前記駆動電流を供給するか、あるいは、
（２）前記駆動電流を設定し、その後、前記トランジスタをオン状態にしてから、前記表示素子に前記駆動電流を供給する。
なお、前記（１）では、まず前記トランジスタをオフ状態にした後に、ゲート電圧値を上げるなどして前記駆動電流を設定し（第１の期間）、その後、トランジスタを一旦オフ状態に戻す。その後、ゲート電圧値を上げるなどして表示素子に駆動電流を供給する（第２の期間）ことができる。
また、前記（２）前記トランジスタをオン状態にした後で、前記駆動電流を設定し（第１の期間）、その後、前記トランジスタを一旦オン状態に戻してから、前記表示素子に前記駆動電流を供給する（第２の期間）ことができる。
なお、第１の期間の前に所定の状態（上記（１）の場合はオフ状態、（２）の場合はオン状態）を経由せず、前記2つの関係のいずれか１つのみに基づいて駆動電流を前記表示素子に供給する事も可能である。
この場合、第１の期間での駆動電流を設定は、前記トランジスタのソース−ドレイン間に電流を流さずに行うことができる必要がある。これは、例えば、前記トランジスタのソースやドレインと非接続としたゲートに電圧を印加することで実現できる。その後、前記所定の状態を経由して、該第１の期間における設定状態に戻し、駆動電流を前記表示素子に供給する。これにより、前記２つの内、いずれか１つの関係のみに基づいて駆動電流を前記表示素子に供給する事ができる。
ただし、前記第１の期間の後に、所定の前記設定状態に戻す際には、必ずしも、元の状態そのものに戻す必要はない。
たとえば、第１の期間において、前記駆動電流を設定するためのドレイン電流値を、前記第２の期間において、前記表示素子に供給して駆動するための駆動電流よりも大きくすることもできる。また、その逆あるいは、両者同じ値にすることもできる。
このように画素回路を構成し、そして動作させることにより、前記第１及び第２の期間の両方において、前記第１及び第２の関係のうちの一方の関係のみに基づいて前記トランジスタを動作させることができる。
（第３の実施形態：画像表示装置）
本実施形態に係る画像表示装置は、上記第１及び第２の実施形態に係る発明において説明した画素回路２７９９を含み、１画素が構成される。
図２７に示すように、前記画素はマトリックス状に複数個配置されている。そして、データ線２７０１と走査線２７０２とが前記画素回路２７９９に接続されることで、画像表示装置が実現される。
以下では、上述した実施形態について、具体的な回路構成、及びその動作を示しながら、本発明について説明する。なお、実施例１から３、５から７、９及び１０では、ヒステリシス特性における前述の第１の関係と第２の関係の両方の関係を利用する構成例である（即ち、実施形態１に該当する）。
また、実施例４、及び８は、ヒステリシス特性における前述の第１の関係と第２の関係の一方の関係のみに基づいて前記トランジスタを動作させる構成例である（即ち、実施形態２に該当する）。
以下の実施例においては、前記画素回路が具備する有機ＥＬ素子（有機エレクトロルミネッセンス素子）を用いた場合の駆動方法を例として説明する。但し、本発明は、有機ＥＬ素子やＯＬＥＤ素子に限定されるものではなく、他の表示素子の駆動にも使用することができる。また、以下で説明するトランジスタのチャネル層は、アモルファスシリコンやアモルファス酸化物材料や有機半導体材料で構成できる。
（実施例１）
画素回路１０００の構成例を図１に示す。本実施例では、一端が第一の配線Ｌ２（１００５）に接続されている有機ＥＬ素子ＬＥＤ１（１００２）を備えている。有機ＥＬ素子ＬＥＤ１（１００２）は表示素子の一例を示すものである。また、有機ＥＬ素子ＬＥＤ１を駆動する駆動回路を備えている。駆動回路は以下のように構成されている。尚、以下では、有機ＥＬ素子と表現せずに、ＯＬＥＤ素子と表現することもできるが、この表現の言い換えは、省略する。
まず、ソースが第一の配線Ｌ１（１００６）に、ゲートが容量素子Ｃ１（１００３）の一端に接続されている第一のトランジスタであるｎ型トランジスタＴｒ１（１００１）を備えている。
また、一端がｎ型トランジスタＴｒ１（１００１）のゲートに接続され、他の一端が第四の配線Ｌ４（１００７）に接続されている容量Ｃ１を備えている。また一端がｎ型トランジスタＴｒ１のドレインに接続され、他の一端が第三の配線Ｌ３（１００８）に接続されている第一のスイッチＳＷ１（１０１１）を備えている。
更に、一端がトランジスタＴｒ１のゲートに接続され、他の一端がトランジスタＴｒ１のドレインに接続されている第二のスイッチＳＷ２（１０１２）を備えている。また、一端がトランジスタＴｒ１のドレインに接続され、他の一端が有機ＥＬ素子ＬＥＤ１に接続されている第三のスイッチＳＷ３（１０１３）を備えている。更に一端がトランジスタＴｒ１のドレインに接続され、他の一端が配線Ｌ４に接続されている第四のスイッチＳＷ４（１０１４）を備えている。
画素回路の動作を示すタイミングチャートを図２に示す。なお、配線Ｌ１，Ｌ２（１００６、１００５）には一定電圧ＶＳＳ１、ＶＤＤ１が印加され、配線Ｌ３には適当な電流Ｉｄが供給されている。また、トランジスタＴｒ１のゲート電圧をＶｇとして示す。トランジスタＴｒ１は図３に示す時計回りのヒステリシスを持つ特性を有するものとする。
まず、図２に示すように電流設定期間（第１の期間）において、スイッチＳＷ１，ＳＷ２をオンし、スイッチＳＷ３，ＳＷ４をオフする。その場合の状態を図４に示す。配線Ｌ４の電圧レベルはＬレベルとする。
この時、トランジスタＴｒ１には配線Ｌ３より電流Ｉｄ１が供給され、安定状態ではトランジスタＴｒ１のゲート電圧Ｖｇは電流Ｉｄ１が流れるような電圧となる。その後、電流設定期間の終了とともにスイッチＳＷ１，ＳＷ２がオフするため、電流Ｉｄ１が流れるような電圧が、トランジスタＴｒ１のゲート並びに容量Ｃ１に保持される。
次に、図２に示すように昇圧期間において、スイッチＳＷ４をオンし、スイッチＳＷ１〜ＳＷ３をオフする。その場合の状態を図５に示す。配線Ｌ４の電圧レベルはＨとする。
ここで、前記容量素子Ｃ１と前記トランジスタのデート電極とが電気的に接続される。
この時、チャージポンプ効果によりトランジスタＴｒ１のゲート電圧Ｖｇが上昇し、そのドレインも配線Ｌ４に接続されるため、トランジスタＴｒ１には大きな電流が流れ、トランジスタＴｒ１はオンとなる。その後、配線Ｌ４の電圧レベルをＬ、スイッチＳＷ４をオフすると、ゲート電圧Ｖｇの電圧が元に戻る。チャージポンプ効果を利用することにより、前記第1の期間において定まるゲート電圧値を上下させることができる。
次に、図２に示すように発光期間（第２の期間）において、スイッチＳＷ３をオンする。その場合の状態を図６に示す。この時、電流設定期間に設定された電圧に相当する電流が有機ＥＬ素子ＬＥＤ１とトランジスタＴｒ１のソース−ドレイン間にＩｄ２として流れ、有機ＥＬ素子ＬＥＤ１が発光する。
次いで、図２に示すように降圧期間において、スイッチＳＷ２，ＳＷ４をオンする。その場合の状態を図７に示す。この時、トランジスタＴｒ１のドレインとゲートが短絡し、配線Ｌ４よりＬレベルが印加され、トランジスタＴｒ１はオフとなる。
本実施例では、以上の電流設定期間、昇圧期間、発光期間、降圧期間を繰り返し動作する。この場合、トランジスタＴｒ１は電流設定期間の前にオフ、発光期間の前にはオン状態を経由する。そのため、図３に示すトランジスタＴｒ１のヒステリシス特性により発光期間の電流Ｉｄ２に比べ、電流設定期間の電流Ｉｄ１を大きくする事ができる。従って、電流設定期間を短縮できる。
また、電流設定期間において、流れる電流により電圧を設定するため、トランジスタＴｒ１のしきい値がばらついていても、ヒステリシス特性のばらつきがなければ、ばらつきの無い電流を有機ＥＬ素子ＬＥＤ１に供給することが可能である。例えば、前記図３に示すヒステリシス特性がゲート電圧に対し平行移動していても、同様の動作が可能である。
（実施例２）
画素回路の構成例を図８に示す。本実施例では、一端が第一の配線Ｌ２に接続されている有機ＥＬ素子ＬＥＤ１と、その駆動回路を備えている。駆動回路は以下のように構成されている。
まず、ソースが第一の配線Ｌ１に、ゲートが容量Ｃ１の一端に接続されている第一のトランジスタであるｎ型トランジスタＴｒ１を備えている。また、一端がトランジスタＴｒ１のドレインに接続され、他の一端が第三の配線Ｌ３に接続されている第一のスイッチＳＷ１と、一端がトランジスタＴｒ１のゲートに接続され、他の一端がドレインに接続されている第二のスイッチＳＷ２を備えている。
更に、一端がトランジスタＴｒ１のドレインに接続され、他の一端が有機ＥＬ素子ＬＥＤ１に接続されている第三のスイッチＳＷ３と、一端がトランジスタＴｒ１のドレインに接続され、他の一端が配線Ｌ４に接続されている第四のスイッチＳＷ４を備えている。
また、一端が配線Ｌ４に接続され、他の一端が容量Ｃ１のトランジスタＴｒ１のゲートに接続されていない側の一端と接続されている第五のスイッチＳＷ５を備えている。また、一端が配線Ｌ１に接続され、他の一端が容量Ｃ１のトランジスタＴｒ１のゲートに接続されていない側の一端と接続されている第六のスイッチＳＷ６を備えている。トランジスタＴｒ１は図３に示す時計回りのヒステリシス特性を有するものとする。
本実施例のタイミングチャートを図９に示す。スイッチＳＷ１〜ＳＷ４の動作は図２の場合と同様である。また、図２の場合と同様に配線Ｌ１，Ｌ２には一定電圧ＶＳＳ１、ＶＤＤ１が印加され、配線Ｌ３には適当な電流Ｉｄが供給されている。トランジスタＴｒ１のゲート電圧をＶｇとして示す。
本実施例では、実施例１の構成にスイッチＳＷ５，ＳＷ６を加えている。図９に示すように電流設定期間と発光期間にそれぞれスイッチＳＷ５をオフ、スイッチＳＷ６をオンする。
これにより、電流設定期間と発光期間に容量Ｃ１の一端をトランジスタＴｒ１のゲートに、他の一端をトランジスタＴｒ１のソースに接続できる。そのため、配線Ｌ１に好ましくない電圧変動があるような場合でも、容量Ｃ１のチャージポンプ動作によりトランジスタＴｒ１のゲート−ソース間電圧を固定できる。
従って、実施例１と同じ効果が得られるばかりでなく、発光期間に有機ＥＬ素子ＬＥＤ１，トランジスタＴｒ１のドレイン−ソース間に流れる電流精度の低下を避けることができる。
（実施例３）
画素回路の構成例を図１０に示す。本実施例では、一端が第一の配線Ｌ２に接続されている有機ＥＬ素子ＬＥＤ１とその駆動回路を備えている。駆動回路は以下のように構成されている。
まず、ソースが第一の配線Ｌ１に、ゲートが容量Ｃ１の一端に接続されている第一のトランジスタであるｎ型トランジスタＴｒ１を備えている。また、一端がトランジスタＴｒ１のゲートに接続されている容量Ｃ１と、一端がトランジスタＴｒ１のドレインに接続され、他の一端が第三の配線Ｌ３に接続されている第一のスイッチＳＷ１を備えている。
更に、一端がトランジスタＴｒ１のゲートに接続され、他の一端がトランジスタＴｒ１のドレインに接続されている第二のスイッチＳＷ２を備えている。また、一端がトランジスタＴｒ１のドレインに接続され、他の一端が有機ＥＬ素子ＬＥＤ１の配線Ｌ２と接続されていない側の一端に接続されている第三のスイッチＳＷ３を備えている。トランジスタＴｒ１は図３に示す時計回りのヒステリシス特性を有するものとする。
本実施例のタイミングチャートを図１１に示す。但し、配線Ｌ１の電圧はＶＳＳ１固定ではなく、変動する。他の配線Ｌ２、Ｌ３、Ｌ４は図２の場合と同様である。スイッチＳＷ１〜ＳＷ３の動作も図２の場合と同様である。
本実施例では、実施例１の図１からスイッチＳＷ４が取り除がれており、図１２に示すように昇圧期間において配線Ｌ１の電圧を下げる。そのため、昇圧期間にトランジスタＴｒ１のゲート−ソース間電圧が大きくなり、トランジスタＴｒ１をオン状態にすることができる。従って、素子数が少なくても、実施例１と同様な動作・効果を実現することができる。
（実施例４）
次に、実施例４における画素回路の構成例を説明する。回路の構成は実施例１と同じであるが、動作が異なっている。また、各配線の電圧に関しては配線Ｌ４以外は実施例１の場合と同様である。本実施例では、後述するように電流設定期間における電流と発光期間における電流を同じとするものである。これは、後述する実施例８でも同様である。
本実施例のタイミングチャートを図１２に示す。本実施例では、図１２に示すように実施例１の昇圧期間に相当する期間において、配線Ｌ４の電圧を下げることで降圧期間１とし、実施例１の降圧期間を降圧期間２とする。降圧期間１において、配線Ｌ４の電圧を下げることにより、チャージポンプ効果の結果、トランジスタＴｒ１のゲートの電圧はトランジスタＴｒ１がオフする電圧となる。
この結果、電流設定期間、発光期間の前で、共にトランジスタＴｒ１をオフにする。そのため、トランジスタＴｒ１がヒステリシス特性を持っていても電流設定期間に駆動回路に供給される電流と、発光期間に駆動回路から有機ＥＬ素子ＬＥＤ１に供給する電流が同一となる。この場合のヒステリシス特性は、図３に示す時計回りのヒステリシス特性を言う。また、反時計回りのヒステリシス特性を含むものである。
更に、発光期間、電流設定期間の前の電圧条件を固定しているため、ヒステリシスの影響による電流ばらつきを抑制することができる。従って、本実施形態では、ヒステリシス特性の影響を受けることなく、電流設定期間に供給される電流にばらつきがなければ、発光期間にトランジスタ特性のばらつきによらず、ばらつきのない電流をＬＥＤ１に供給する事ができる。
また、電流設定期間、発光期間の前で、降圧期間に代わりに昇圧期間を設けても、同様の効果が得られる。即ち、本実施形態では、電流設定期間、発光期間の前で共にトランジスタＴｒ１をオフすると説明したが、トランジスタＴｒ１を電流設定期間、発光期間の前で共にオンしても良い。
（実施例５）
実施例５から実施例８は、図２９に示した画素回路を更に改良したものである。
まず、図２９の画素回路について説明する。２つのＴＦＴ（Ｔｒ１とＴｒ２）がカレントミラー構成をとり、カレントミラーの内の１つのＴＦＴのゲートとドレインを短絡し、外部から電流を供給する。カレントミラーの内の１つのＴＦＴのゲート電圧は、外部からの電流を流すような電圧とすることができる。
これに伴い、カレントミラーの他のＴＦＴは、電圧に従い有機ＥＬ素子（ＬＥＤ１）に電流を供給する。カレントミラーを構成する２つのＴＦＴは近接するため、それらの間の特性ばらつきは小さく、有機ＥＬ素子に供給する電流は外部からの電流により決定される。
以下、回路構成を具体的に説明する。一端が第一の配線Ｌ２に接続されている有機ＥＬ素子ＬＥＤ１とその駆動回路を備えている。駆動回路はソースが第一の配線Ｌ１に、ゲートが容量Ｃ１の一端に、ドレインが有機ＥＬ素子ＬＥＤ１の配線Ｌ２と接続していない一端に接続されている第一のトランジスタであるｎ型トランジスタＴｒ１を備えている。
また、ソースが第一の配線Ｌ１に、ゲートが容量Ｃ１の一端に接続されている第二のトランジスタであるｎ型トランジスタＴｒ２を備えている。容量Ｃの他の一端は第一、第二のトランジスタＴｒ１，Ｔｒ２のゲートに接続されている。
更に、一端がトランジスタＴｒ２のドレインに接続され、他の一端が第三の配線Ｌ３に接続されている第一のスイッチＳＷ１を備えている。また、一端がトランジスタＴｒ１，Ｔｒ２のゲートに接続され、他の一端がトランジスタＴｒ２のドレインに接続されている第二のスイッチＳＷ２を備えている。ここで、少なくともトランジスタＴｒ１は図３に示す時計回りのヒステリシス特性を有するものとする。
本実施例では、電流設定期間においてスイッチＳＷ１，ＳＷ２をオンし、配線Ｌ３からトランジスタＴｒ２に電流を供給する。安定状態では、トランジスタＴｒ２のゲートにその電流が流れるような電圧が印加される。その後、スイッチＳＷ１，ＳＷ２をオフすると、トランジスタＴｒ２のゲートの電圧は容量Ｃ１に蓄積される。トランジスタＴｒ１はその蓄積された電圧に従って有機ＥＬ素子ＬＥＤ１に電流を流す。
次に、実施例５における画素回路の構成例を図１３に示す。図１３は上述のように図２９の回路を改良したものである。本実施例では、一端が第一の配線Ｌ２に接続されている有機ＥＬ素子ＬＥＤ１と、その駆動回路を備えている。
駆動回路は、まず、ソースが第一の配線Ｌ１に、ゲートが容量Ｃ１の一端に接続されている第一のトランジスタであるｎ型トランジスタＴｒ１を備えている。また、ソースが第一の配線Ｌ１に、ゲートが容量Ｃ１の一端に接続されている第二のトランジスタであるｎ型トランジスタＴｒ２を備えている。容量Ｃ１の他の一端は配線Ｌ４に接続され、トランジスタＴｒ１とＴｒ２のゲート同士は接続されている。
また、一端がトランジスタＴｒ２のドレインに接続され、他の一端が第三の配線Ｌ３に接続されている第一のスイッチＳＷ１を備えている。また、一端がトランジスタＴｒ１，Ｔｒ２のゲートに接続され、他の一端がトランジスタＴｒ２のドレインに接続されている第二のスイッチＳＷ２を備えている。
更に、一端が配線Ｌ４に接続され、他の一端がトランジスタＴｒ１のドレインに接続されている第三のスイッチＳＷ３を備えている。また、一端が有機ＥＬ素子ＬＥＤ１の配線Ｌ２と接続されていない側の一端に接続され、他の一端がトランジスタＴｒ１のドレインに接続されている第四のスイッチＳＷ４を備えている。ここで、少なくともトランジスタＴｒ１は図３に示す時計回りのヒステリシス特性を有するものとする。
本実施例の動作のタイミングチャートを図１４に示す。但し、配線Ｌ１，Ｌ２には一定電圧ＶＳＳ１，ＶＤＤ１が印加され、配線Ｌ３には適当な電流Ｉｄ１が供給されている。トランジスタＴｒ１のゲート電圧をＶｇとして示す。また、簡単のため、本実施例では、トランジスタＴｒ１とＴｒ２の電気特性は同じであるとする。
まず、図１４に示すように電流設定期間において、スイッチＳＷ１，ＳＷ２，ＳＷ４をオンし、スイッチＳＷ３をオフする。配線Ｌ４の電圧レベルをＬとする。この時、トランジスタＴｒ２には、配線Ｌ３より電流Ｉｄ１が供給され、安定状態ではトランジスタＴｒ２のゲート電圧Ｖｇは、電流Ｉｄ１が流れるような電圧となる。その後、電流設定期間の終了とともにスイッチＳＷ１，ＳＷ２をオフするため、電流Ｉｄ１が流れるような電圧が、トランジスタＴｒ１のゲート並びに容量Ｃ１に保持される。
次に、図１４に示すように昇圧期間において、スイッチＳＷ３をオンし、スイッチＳＷ１，ＳＷ２，ＳＷ４をオフする。配線Ｌ４の電圧レベルをＨとする。この時、チャージポンプ効果により、トランジスタＴｒ１のゲート電圧Ｖｇが上昇し、更にドレインも配線Ｌ４に接続されるため、トランジスタＴｒ１には大きな電流が流れ、トランジスタＴｒ１はオンとなる。その後、配線Ｌ４の電圧レベルをＬ、スイッチＳＷ３をオフとすると、Ｖｇの電圧が元に戻る。
次に、図１４に示すように発光期間において、スイッチＳＷ４をオン、スイッチＳＷ１〜ＳＷ３をオフする。この時、電流設定期間に設定された電圧に相当する電流が、有機ＥＬ素子ＬＥＤ１とトランジスタＴｒ１のソース−ドレイン間に電流Ｉｄ２が流れ、有機ＥＬ素子ＬＥＤ１が発光する。
次に、降圧期間においてスイッチＳＷ２，ＳＷ３をオンし、スイッチＳＷ１，ＳＷ４をオフする。この時、トランジスタＴｒ２のドレインとゲートが短絡するため、トランジスタＴｒ１とＴｒ２のゲート電圧は、トランジスタＴｒ１とＴｒ２をオフする電圧となる。
以上の電流設定期間、昇圧期間、発光期間、降圧期間を繰り返し動作する。この場合、電流設定期間の前にトランジスタＴｒ１とＴｒ２をオフ、発光期間の前にはトランジスタＴｒ１をオン状態とする。そのため、トランジスタＴｒ１のヒステリシス特性により発光期間の電流Ｉｄ２に比べ、電流設定期間の電流Ｉｄ１を大きくする事ができる。従って、電流設定期間を短縮できる。
また、電流設定期間において、電流を流す事により電圧を設定するため、例えば、しきい値の絶対値がばらついていても、トランジスタＴｒ１とＴｒ２の間での特性ばらつきが無い。そして、ヒステリシス特性にばらつきがなければ、ばらつきの無い電流を有機ＥＬ素子ＬＥＤ１に供給することが可能である。更に、発光期間、電流設定期間の前の電圧条件が固定されているため、トランジスタのヒステリシスの影響による電流ばらつきを抑制することができる。
（実施例６）
本実施例に係る画素回路の構成例を図１５に示す。本実施例では、一端が第一の配線Ｌ２に接続されている有機ＥＬ素子ＬＥＤ１とその駆動回路を備えている。駆動回路は、以下のように構成されている。
まず、ソースが第一の配線Ｌ１に、ゲートが容量Ｃ１の一端に接続されている第一のトランジスタであるｎ型トランジスタＴｒ１を備えている。また、ソースが第一の配線Ｌ１に、ゲートが容量Ｃ１の一端に接続されている第二のトランジスタであるｎ型トランジスタＴｒ２を備えている。
更に、一端がトランジスタＴｒ２のドレインに接続され、他の一端が第三の配線Ｌ３に接続されている第一のスイッチＳＷ１を備えている。また、一端がトランジスタＴｒ１，Ｔｒ２のゲートに接続され、他の一端がトランジスタＴｒ２のドレインに接続されている第二のスイッチＳＷ２を備えている。
また、一端が配線Ｌ４に接続され、他の一端がトランジスタＴｒ１のドレインに接続されている第三のスイッチＳＷ３を備えている。また、一端が有機ＥＬ素子ＬＥＤ１の配線Ｌ２と接続されていない側の一端に接続され、他の一端がトランジスタＴｒ１のドレインに接続されている第四のスイッチＳＷ４を備えている。
更に、一端が配線Ｌ４に接続され、他の一端が容量Ｃ１に接続されている第五のスイッチＳＷ５、一端が配線Ｌ１に接続され、他の一端が容量Ｃ１の一端に接続されている第六のスイッチＳＷ６を備えている。ここで、少なくともトランジスタＴｒ１は図３に示す時計回りのヒステリシス特性を有するものとする。
本実施例のタイミングチャートを図１６に示す。本実施例では、図１３の構成にスイッチＳＷ５，ＳＷ６を加えている。スイッチＳＷ１〜ＳＷ４の動作や配線Ｌ１〜Ｌ４の電圧条件は図１４の場合と同様である。また、簡単のため、本実施例では、トランジスタＴｒ１とＴｒ２の電気特性は同じであるとする。
本実施例では、図１６に示すように電流設定期間と発光期間にスイッチＳＷ５をオフし、スイッチＳＷ６をオンする。これにより、電流設定期間と発光期間において、容量Ｃ１の一端をトランジスタＴｒ１のゲートに、他の一端をトランジスタＴｒ１のソースに接続できる。
そのため、配線Ｌ１に好ましくない電圧変動があるような場合でも、容量Ｃ１のチャージポンプ動作によりトランジスタＴｒ１のゲート−ソース間電圧を固定できる。従って、発光期間に有機ＥＬ素子ＬＥＤ１，トランジスタＴｒ１のドレイン−ソース間に流れる電流精度の低下を避けることができる。
（実施例７）
実施例７におけり画素回路の構成例を図１７に示す。本実施例では、一端が第一の配線Ｌ２に接続されている有機ＥＬ素子ＬＥＤ１とその駆動回路を備えている。駆動回路は以下のように構成されている。
まず、ソースが第一の配線Ｌ１に、ゲートが容量Ｃ１の一端に、ドレインが有機ＥＬ素子ＬＥＤ１の配線Ｌ２と接続されていない側の一端に接続されている第一のトランジスタであるｎ型トランジスタＴｒ１を備えている。
また、ソースが第一の配線Ｌ１に、ゲートが容量Ｃ１の一端に接続されている第二のトランジスタであるｎ型トランジスタＴｒ２を備えている。容量Ｃ１の他の一端は配線Ｌ４に接続され、トランジスタＴｒ１，Ｔｒ２のゲート同士は接続されている。
更に、一端がトランジスタＴｒ２のドレインに接続され、他の一端が第三の配線Ｌ３に接続されている第一のスイッチＳＷ１を備えている。また、一端がトランジスタＴｒ１，Ｔｒ２のゲートに接続され、他の一端がトランジスタＴｒ２のドレインに接続されている第二のスイッチＳＷ２を備えている。ここで、少なくともトランジスタＴｒ１は、図３に示す時計回りのヒステリシス特性を有するものとする。
本実施例のタイミングチャートを図１８に示す。但し、本実施例では、配線Ｌ１の電圧をＶＳＳ１固定ではなく、変動する。他の配線Ｌ２〜Ｌ４の条件等は図１４の場合と同様である。また、簡単のため、本実施例では、トランジスタＴｒ１とＴｒ２の電気特性は同じであるとする。
本実施例では、図１３の実施例５の構成からスイッチＳＷ３，ＳＷ４が取り除かれており、図１８に示すように昇圧期間において配線Ｌ１の電圧を下げる。そのため、トランジスタＴｒ１のゲート−ソース間電圧が大きくなり、トランジスタＴｒ１をオン状態にすることができる。従って、素子数が少なくても実施例５と同様な動作・効果を実現できる。
（実施例８）
本実施例の画素回路の構成は図１３を用いて説明した実施例５における画素回路と同じ構成であるが、一部動作が異なっている。本実施例のタイミングチャートを図１９に示す。各配線の条件は配線Ｌ４を除いて実施例５の図１４と同様である。
スイッチＳＷ１〜ＳＷ４の動作も図１４と同様である。本実施例は、上述のように実施例４と同様に電流設定期間の電流と発光期間の電流を同一とするものである。また、簡単のため、本実施例では、トランジスタＴｒ１とＴｒ２の電気特性は同じであるとする。
本実施例では、図１９に示すように昇圧期間に相当する期間において、配線Ｌ４の電圧を下げることで降圧期間１とし、実施例５の降圧期間を降圧期間２とする。降圧期間１において、配線Ｌ４の電圧を下げることでチャージポンプ効果の結果、トランジスタＴｒ１のゲートの電圧は、トランジスタＴｒ１がオフする電圧となる。
この結果、電流設定期間，発光期間の前で、共にトランジスタＴｒ１をオフにする。そのため、トランジスタＴｒ１がヒステリシス特性を持っていても、電流設定期間に駆動回路に供給される電流と、発光期間に駆動回路から有機ＥＬ素子ＬＥＤ１に供給する電流が同一となる。この場合のヒステリシス特性は、図３に示す時計回りのヒステリシス特性を言う。また、反時計回りのヒステリシス特性を含むものである。
更に、発光期間、電流設定期間の前の電圧条件が固定されているため、ヒステリシスの影響による電流ばらつきを抑制することができる。従って、本実施例では、ヒステリシス特性の影響を受けることなく、電流設定期間に供給される電流にばらつきがなければ、発光期間にトランジスタ特性のばらつきによらず、ばらつきのない電流を有機ＥＬ素子ＬＥＤ１に供給する事ができる。
また、電流設定期間、発光期間の前で、降圧期間に代わりに昇圧期間を設けても同様の効果が得られる。即ち、本実施例では、電流設定期間、発光期間の前で共にトランジスタＴｒ１をオフすると説明したが、トランジスタＴｒ１を電流設定期間、発光期間の前で共にオンしても良い。
以上のように実施例５から８では、実施例１から４と異なる回路構成でも、それと同じ機能を果たすことができる。電流設定期間において供給される電流に従って発光期間に有機ＥＬ素子ＬＥＤ１に供給する電流を設定する駆動回路を含む発光表示デバイス全てについても同じことが可能である。
つまり、電流設定期間と発酵期間の前に有機ＥＬ素子ＬＥＤ１に供給する電流を決めるトランジスタの動作をオン又はオフに固定する動作を行うことで、実施例１から４と同様の効果が得られる。
更に、電流設定期間において、電圧を供給することで、発光期間に有機ＥＬ素子ＬＥＤ１に供給する電流を設定する方式の駆動回路を含む発光表示デバイスでも同じ事が可能である。
（実施例９）
まず実施例９を説明する前に、実施例９及び実施例１０の元となる技術を説明する。図２０はその場合の駆動回路を示す。
図２０では、一端が第一の配線Ｌ２に接続されている有機ＥＬ素子ＬＥＤ１とその駆動回路を備えている。駆動回路は以下のように構成されている。
まず、ソースが第一の配線Ｌ１に、ゲートが容量Ｃ１の一端に接続されている第一のトランジスタであるｎ型トランジスタＴｒ１を備えている。また、一端が容量Ｃ１のトランジスタＴｒ１のゲートに接続されていない側の一端に接続され、他の一端が第三の配線Ｌ３に接続されている第一のスイッチＳＷ１を備えている。
更に、一端がトランジスタＴｒ１のゲートに接続され、他の一端がトランジスタＴｒ１のドレインに接続されている第二のスイッチＳＷ２を備えている。また、一端が容量Ｃ１のトランジスタＴｒ１のゲートに接続されていない側の一端に接続され、他の一端が第四の配線Ｌ４に接続されている第三のスイッチＳＷ３を備えている。
また、一端が有機ＥＬ素子ＬＥＤ１の配線Ｌ２に接続されていない側の一端に接続され、他の一端がトランジスタＴｒ１のドレインに接続されている第四のスイッチＳＷ４を備えている。ここで、少なくともトランジスタＴｒ１は図３に示す時計回りのヒステリシス特性を有するものとする。
図２０の画素回路構成におけるタイミングチャートを図２１に示す。但し、配線Ｌ１，Ｌ２，Ｌ４の電圧は、一定電圧ＶＳＳ１，ＶＤＤ１，Ｖｂとする。配線Ｌ３の電圧は適当な電圧Ｖａとする。また、トランジスタＴｒ１のゲートの端子電圧をＶｇ、容量Ｃ１のトランジスタＴｒ１のゲートと接続していない側の端子電圧をＶ１とする。
本実施例では、図２２に示すように電流設定期間において、スイッチＳＷ１，ＳＷ２をオンし、スイッチＳＷ３をオフする。また、スイッチＳＷ４は、スイッチＳＷ１，ＳＷ２に遅れてオフする。つまり、有機ＥＬ素子ＬＥＤ１からトランジスタＴｒ１のドレイン−ソース間に電流が流れた後、スイッチＳＷ４がオフする。
このため、Ｖｇの電圧はスイッチＳＷ４がオンの間にトランジスタＴｒ１のしきい値電圧Ｖｔｈよりも高い電圧となった後、スイッチＳＷ４がオフすることでＶｔｈとなる。一方、配線Ｌ３よりスイッチＳＷ１を通して、Ｖ１の電圧はＶａとなる。
続く発光期間において、スイッチＳＷ１，ＳＷ２をオフし、スイッチＳＷ３，ＳＷ４をオンする。その場合、チャージポンプ効果によりＶｇの電圧はＶｂ−Ｖａ＋Ｖｔｈとなる。従って、トランジスタＴｒ１に流れる電流は、トランジスタの飽和領域におけるドレイン電流の式より、（Ｖｇ−Ｖｔｈ）２、つまり、（Ｖｂ−Ｖａ）２に比例する電流が流れ、しきい値に依存しなくなる。
実施例９では、上述の構成を図２２の構成に改良している。図２０とは、第五のスイッチＳＷ５を配線Ｌ４とトランジスタＴｒ１のドレイン間に接続した点が異なっている。本実施例では、一端が第一の配線Ｌ２に接続されている有機ＥＬ素子ＬＥＤ１とその駆動回路を備えている。駆動回路は以下のように構成されている。
まず、ソースが第一の配線Ｌ１に、ゲートが容量Ｃ１の一端に接続されている第一のトランジスタであるｎ型トランジスタＴｒ１を備えている。また、一端が容量Ｃ１のトランジスタＴｒ１のゲートに接続されていない側の一端に接続され、他の一端が第三の配線Ｌ３に接続されている第一のスイッチＳＷ１を備えている。
更に、一端がトランジスタＴｒ１のゲートに接続され、他の一端がトランジスタＴｒ１のドレインに接続されている第二のスイッチＳＷ２を備えている。また、一端が容量Ｃ１のトランジスタＴｒ１のゲートに接続されていない側の一端に接続され、他の一端が第四の配線Ｌ４に接続されている第三のスイッチＳＷ３を備えている。
また、一端が有機ＥＬ素子ＬＥＤ１の配線Ｌ２に接続されていない側の一端に接続され、他の一端がトランジスタＴｒ１のドレインに接続されている第四のスイッチＳＷ４を備えている。また、一端が配線Ｌ４に接続され、他の一端がトランジスタＴｒ１のドレインに接続されている第五のスイッチＳＷ５を備えている。ここで、少なくともトランジスタＴｒ１は、図３に示す時計回りのヒステリシス特性を有するものとする。
本実施例のタイミングチャートを図２３に示す。但し、配線Ｌ１，Ｌ２の電圧は一定電圧ＶＳＳ１，ＶＤＤ１とする。配線Ｌ３からは適当な電圧Ｖａが供給される。電圧ＶａはトランジスタＴｒ１のしきい値電圧より大きくすることが好ましい。また、トランジスタＴｒ１のゲートの端子電圧をＶｇ、容量Ｃ１のトランジスタＴｒ１のゲートと接続していない側の端子電圧をＶ１とする。
まず、図２３に示すように電流設定期間において、スイッチＳＷ１，ＳＷ２をオン、スイッチＳＷ３，ＳＷ４，ＳＷ５をオフする。この時、Ｖ１はスイッチＳＷ１を経由し、配線Ｌ３より印加される電圧Ｖａとなる。一方、Ｖｇはチャージポンプ効果により電圧が上昇するが、スイッチＳＷ４が切断され、トランジスタＴｒ１のゲートとドレインが短絡しているために、しきい値Ｖｔｈで安定する。
次に、図２３に示すように続く昇圧期間において、スイッチＳＷ１，ＳＷ２，ＳＷ４をオフし、スイッチＳＷ３，ＳＷ５をオンする。また、配線Ｌ４の電圧を適当に高くする。この時、Ｖｇの電圧はチャージポンプ効果により高められ、トランジスタＴｒ１を確実にオン状態とすることができる。
更に、図２３に示すように続く発光期間において、スイッチＳＷ１，ＳＷ２，ＳＷ５をオフし、スイッチＳＷ３，ＳＷ４をオンする。配線Ｌ４の電圧をＶｂとする。この場合、チャージポンプ効果により、Ｖｇの電圧はＶｂ−Ｖａ＋Ｖｔｈとなる。従って、トランジスタ，Ｔｒ１に流れる電流は、トランジスタの飽和領域におけるドレイン電流の式より、（Ｖｇ−Ｖｔｈ）２、つまり、（Ｖｂ−Ｖａ）２に比例する電流が流れ、しきい値に依存しなくなる。
次に、続く降圧期間において、スイッチＳＷ１，ＳＷ４をオフし、スイッチＳＷ２，ＳＷ３，ＳＷ５をオンする。また、配線Ｌ４の電圧をＶＳＳ１とする。この時、トランジスタＴｒ１のゲート，ソース，ドレインが全てＶＳＳ１となり、オフに固定される。更に、容量Ｃ１の両端が同じ電圧となる。
以上の期間を繰り返し動作する。この場合、図２０と同様な動作ができると共に、発光期間、電流設定期間の前の電圧条件を固定しているため、ヒステリシスの影響による電流ばらつきを抑制することができる。
同様の効果は、本実施例の構成を用い、上記昇圧期間を降圧期間１に、上記降圧期間を降圧期間２とすることでも可能である。その場合のタイミングチャートを図２４に示す。また、降圧期間１を昇圧期間１、降圧期間２を昇圧期間２としても同じ効果が得られる。つまり、本効果は、実施例４において、電流設定期間に供給される電流を用いて、発光期間に有機ＥＬ素子ＬＥＤ１に供給する電流を決める駆動回路の場合に得られる効果と同じである。
但し、本実施例のように電圧を印加することで電流を設定する場合には、電流設定期間前の昇圧期間、あるいは降圧期間を必ずしも必要としない。
（実施例１０）
次に、実施例１０における画素回路の構成例を示す。本実施例の構成は図２０と同じであるが、動作が異なっている。本実施例では、配線Ｌ１の電圧ＶＳＳ１は固定ではなく、変動する。そのタイミングチャートを図２５に示す。
本実施例では、図２５に示すように昇圧期間において、配線Ｌ１の電圧を下げる。そのため、トランジスタＴｒ１のゲート−ソース間電圧が大きくなり、トランジスタＴｒ１をオン状態にすることができる。従って、素子数が少なくても、実施例１と同様な動作・効果を実現できる。ただし、実施例９、１０のように電圧を印加することで電流を設定する場合には、電圧−電流の関係と無関係に電圧を設定するため、電流設定期間前の昇圧期間、あるいは、降圧期間を必ずしも必要としない。
なお、以上のような電流設定設定期間の前と発光期間の前にトランジスタのゲートにトランジスタがオン（オフ）する電圧を印加する構成は、上記実施例の駆動回路だけでなく、例えば、特許文献１のような駆動回路等にも適用可能である。
また、実施例１から１０において、トランジスタのヒステリシスは常に時計回り（図３）としているが、反時計回りの場合でも同様の動作が可能である。その際には、発光期間の前に行う昇圧期間の昇圧動作、或いは降圧期間１の降圧動作を、降圧期間の降圧動作、或いは昇圧期間１の昇圧動作とする。また、電流設定期間の前に行う降圧期間の降圧動作、或いは降圧期間２の降圧動作を、昇圧期間の昇圧動作、或いは昇圧期間２の昇圧動作とする。
具体的には、実施例１から１０の構成（実施例４及び８は除く。）において、ヒステリシスが時計回りの場合には、電流設定期間の前にトランジスタのゲートにオフする電圧を、発光期間の前にオンする電圧を印加している。ヒステリシスが反時計回りの場合には、電流設定期間の前にトランジスタのゲートにオンする電圧を、発光期間の前にオフする電圧を印加することで同様の効果が得られる。
また、実施例１から１０において、ｎ型トランジスタと定義しているトランジスタは、印加電圧の極性や有機ＥＬ素子の接続を変えること等により、逆極性のｐ型トランジスタを用いることが可能である。更に、実施例１から６では、スイッチをトランジスタで構成することが可能である。また、トランジスタとスイッチを、ｎ型トランジスタ，ｐ型トランジスタのみで構成することも可能である。
また、実施例１から１０において、スイッチを含む全てのトランジスタは、チャネル領域に結晶Ｓｉを用いた電界効果トランジスタ，チャネルにアモルファスＳｉ，ポリＳｉ，有機半導体，酸化物半導体を用いた薄膜トランジスタを用いることができる。特に、薄膜トランジスタを用いることで、ガラスやプラスチック基板上に大型のマトリックス型発光表示デバイスを作製することが可能となる。
より好ましくは、キャリア密度が１０１６（ｃｍ−３）程度，電界効果移動度が１（ｃｍ２／Ｖｓ）以上であるアモルファス酸化物半導体をチャネル層とする薄膜トランジスタを用いるのが良い。そうすることで、アモルファスＳｉ薄膜トランジスタより移動度が高く、オフ時の電流の少ない、室温形成が可能な薄膜トランジスタによりマトリックス型発光表示デバイスが作製できる。
更に、アモルファス酸化物半導体は移動度が高く、回路動作を高速に行えることから、大型で、高精細、且つ、安価なマトリックス型発光表示デバイスを作製することが可能となる。このアモルファス酸化物半導体の例として、国際公開２００５／０８８７２６号公報パンフレットに記載されているような透明アモルファス酸化物材料を適用することができる。具体的には、ＩｎとＧａとＺｎを含むアモルファス酸化物材料、ＩｎとＧａとを含む酸化物材料、ＩｎとＺｎを含むアモルファス酸化物材料、ＩｎとＳｎを含むアモルファス酸化物材料などである。電子キャリア濃度としては、１０１８（ｃｍ−３）未満、より好ましくは、１０１７（ｃｍ−３）以下であるのがよい。
また、本発明は、基板上に、表示素子として、例えば、有機ＥＬ素子ＬＥＤ１及び第一から第十の実施形態の駆動回路をマトリックス状に配置することにより画像表示装置を構成することができる。
更に、国際公開２００５／０８８７２６号公報パンフレットに記載されているような透明アモルファス酸化物をＴＦＴの活性層に用いる場合にも、リペア回路の概念を導入することができる。例えば、有機ＥＬなどの表示素子の駆動用ＴＦＴとして、１画素内に複数のＴＦＴを用意しておく。そして、不良箇所があった場合には、エキシマレーザを用いてスペア用のＴＦＴを用いるようにするのである。
より具体的には、各画素毎のスイッチングトランジスタとして、２組のＴＦＴを用意し、有機ＥＬ（ダイオード）を駆動するためのＴＦＴとして、２組のＴＦＴを用意する。不良箇所がなければ、２組の内、一方はダミーのＴＦＴとなる。透明なＴＦＴであれば、リペア用に複数のＴＦＴを用意しても、開口率には大きな影響は与えない。なお、リペア回路に関しては、特開２０００−２２７７６９号公報に詳しい記載がある。
本発明を説明するための回路図の例である。 本発明に係る画素回路の動作例を示すタイミングチャートである。 時計回りのヒステリシスのあるトランジスタの電圧−電流特性を示す図である。 実施例１の電流設定期間におけるスイッチの状態を示す図である。 実施例１の昇圧期間におけるスイッチの状態を示す図である。 実施例１の発光期間におけるスイッチの状態を示す図である。 実施例１の降圧期間におけるスイッチの状態を示す図である。 実施例２を示す回路図である。 実施例２における回路の動作を示すタイミングチャートである。 実施例３を示す回路図である。 実施例３における回路の動作を示すタイミングチャートである。 実施例４における回路の動作を示すタイミングチャートである。 実施例５を示す回路図である。 実施例５における回路の動作を示すタイミングチャートである。 実施例６を示す回路図である。 実施例６における回路の動作を示すタイミングチャートである。 実施例７を示す回路図である。 実施例７における回路の動作を示すタイミングチャートである。 実施例８における回路の動作を示すタイミングチャートである。 実施例９と１０の元となる技術を示す回路図である。 図２０の回路の動作を示すタイミングチャートである。 実施例９を示す回路図である。 実施例９で説明する回路図の動作を示すタイミングチャートである。 実施例９で説明する回路図の動作を示すタイミングチャートである。 実施例１０で説明する回路の動作を示すタイミングチャートである。 発光表示デバイスの画素の構成例を示す図である。 有機ＥＬ表示装置の構成例を示す図である。 従来技術における画素回路図の例である。 実施例５から８のもととなる回路図である。
符号の説明
ＬＥＤ１ 有機ＥＬ素子
Ｔｒ１〜Ｔｒ２ ｎ形トランジスタ
ＳＷ１〜ＳＷ６ スイッチ
Ｌ１〜Ｌ４ 配線
Ｃ１ 容量
ＩＬＥＤ ＬＥＤ１に流れる電流

Claims (13)

  1. 画素回路であって、
    オフ状態からオン状態にする場合のゲート電圧値とドレイン電流値の関係である第１の関係と、オン状態からオフ状態にする場合のゲート電圧値とドレイン電流値の関係である、前記第１の関係とは異なる第２の関係とを兼ね備えているトランジスタと、
    前記トランジスタによって制御された電流が駆動電流として供給される表示素子と、
    前記トランジスタのゲート電極に接続される容量素子と、
    を備え、
    前記表示素子に供給する駆動電流を設定するための第1の期間では、前記第１及び第２の関係の一方の関係に基づき前記トランジスタが動作し、
    前記表示素子に駆動電流を供給して発光させるための第２の期間では、他方の関係に基づき前記トランジスタが動作することを特徴とする画素回路。
  2. 前記第１の期間で設定されるドレイン電流値は、前記第２の期間に前記表示素子に供給される駆動電流値よりも大きいことを特徴とする請求項１に記載の画素回路。
  3. 前記第１の期間で設定されるドレイン電流値は、前記第２の期間に前記表示素子に供給される駆動電流値よりも小さいことを特徴とする請求項１に記載の画素回路。
  4. 前記第１の期間で定まるゲート電圧値と、前記表示素子に駆動電流を供給する際のゲート電圧値が等しいことを特徴とする請求項１に記載の画素回路。
  5. 前記トランジスタは、
    同じゲート電圧値でも、オフ状態から設定した場合のドレイン電流値より、オン状態から設定した場合のドレイン電流値が小さくなる時計回りのヒステリシス特性を有し、
    前記トランジスタをオフ状態とした後に、前記第１の期間内において、前記トランジスタのゲート電圧値をドレイン電流が第１の電流値となるように設定し、
    前記トランジスタのゲート電圧値を一旦オン状態にした後に戻し、前記第２の期間内において、前記第１の電流値より小さい第２の電流値を、前記表示素子に駆動電流として供給することを特徴とする請求項２に記載の画素回路。
  6. 前記トランジスタは、
    同じゲート電圧値でも、オフ状態から設定した場合のドレイン電流値より、オン状態から設定した場合のドレイン電流値が大きくなる反時計回りのヒステリシス特性を有し、
    前記トランジスタをオン状態とした後に、前記第１の期間内において、前記トランジスタのゲート電圧値をドレイン電流が第３の電流値となるように設定し、前記トランジスタのゲート電圧値を一旦オフ状態にした後に戻し、前記第２の期間内において、前記第３の電流値より小さい第４の電流値を、前記表示素子に駆動電流を供給することを特徴とする請求項２に記載の画素回路。
  7. 前記容量素子と前記トランジスタの前記ゲート電極とを電気的に接続しておき、前記容量素子のチャージポンプ効果によって、前記第１の期間において定まるゲート電圧値を上下させることを特徴とする請求項２に記載の画素回路。
  8. 画像表示装置であって、
    一つの画素は、請求項１から７のいずれか１項に記載の前記画素回路を含み構成され、
    前記画素はマトリックス状に複数個配置されており、
    前記画素回路に接続されるデータ線と走査線と、
    を有することを特徴とする画像表示装置。
  9. 前記画素回路が具備する前記表示素子は、有機エレクトロルミネッセンス素子であることを特徴とする請求項８に記載の画像表示装置。
  10. 前記画素回路を構成するトランジスタのチャネル層が、アモルファスシリコン、アモルファス酸化物材料、あるいは有機半導体材料を含み構成されていることを特徴とする請求項８に記載の画像表示装置。
  11. 画素回路であって、
    オフ状態からオン状態にする場合のゲート電圧値とドレイン電流値の関係である第１の関係と、オン状態からオフ状態にする場合のゲート電圧値とドレイン電流値の関係である、前記第１の関係とは異なる第２の関係とを兼ね備えているトランジスタと、
    前記トランジスタによって制御された電流が駆動電流として供給される表示素子と、
    前記トランジスタのゲート電極に接続される容量素子と、
    を備え、
    前記表示素子に供給する駆動電流を設定するための第1の期間と、前記表示素子に駆動電流を供給して発光させるための第２の期間とを有し、
    前記第１及び第２の期間の両方の期間において、前記第１及び第２の関係のうちの一方の関係のみを利用するために、
    （１）前記駆動電流を設定し、その後、前記トランジスタをオフ状態にしてから、前記表示素子に前記駆動電流を供給するか、あるいは
    （２）前記駆動電流を設定し、その後、前記トランジスタをオン状態にしてから、前記表示素子に前記駆動電流を供給することを特徴とする画素回路。
  12. 前記第１及び第２の期間の両方の期間において、前記第１及び第２の関係のうちの一方の関係のみを利用するために、
    （１）前記トランジスタをオフ状態にした後に、前記駆動電流を設定し、その後、前記トランジスタを一旦オフ状態に戻してから、前記表示素子に前記駆動電流を供給するか、あるいは、
    （２）前記トランジスタをオン状態にした後に、前記駆動電流を設定し、その後、前記トランジスタを一旦オン状態に戻してから、前記表示素子に前記駆動電流を供給することを特徴とする請求項１１に記載の画素回路。
  13. 画像表示装置であって、
    一つの画素は、請求項１１に記載の前記画素回路を含み構成され、
    前記画素はマトリックス状に複数個配置されており、
    前記画素回路に接続されるデータ線と走査線と、
    を有することを特徴とする画像表示装置。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010091879A (ja) * 2008-10-09 2010-04-22 Nippon Hoso Kyokai <Nhk> 表示駆動回路及びそれを用いたディスプレイ装置
JP2012256052A (ja) * 2009-12-18 2012-12-27 Semiconductor Energy Lab Co Ltd 液晶表示装置、及び液晶表示装置の駆動方法
TWI400987B (zh) * 2009-12-03 2013-07-01 Au Optronics Corp 有機發光二極體顯示器以及其驅動電路
KR101411770B1 (ko) 2007-12-04 2014-07-01 엘지디스플레이 주식회사 유기전계발광표시장치와 이의 구동방법

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101714333B (zh) * 2009-12-18 2012-05-23 友达光电股份有限公司 有机发光二极管显示器及其驱动电路
KR20120065137A (ko) 2010-12-10 2012-06-20 삼성모바일디스플레이주식회사 화소, 이를 이용한 표시 장치, 및 그의 구동 방법
KR102059943B1 (ko) * 2013-10-16 2019-12-30 삼성디스플레이 주식회사 유기 발광 표시 장치
KR102081993B1 (ko) 2013-11-06 2020-02-27 삼성디스플레이 주식회사 유기전계발광 표시장치와 그 구동방법
KR102203103B1 (ko) * 2014-04-11 2021-01-15 삼성디스플레이 주식회사 유기 발광 표시 패널, 유기 발광 표시 장치 및 유기 발광 표시 패널의 리페어 방법
KR101731032B1 (ko) * 2016-06-14 2017-04-27 주식회사 이노액시스 고속 충방전이 가능한 소스 드라이버
KR102615016B1 (ko) * 2017-09-27 2023-12-18 삼성디스플레이 주식회사 유기 발광 표시 장치 및 그 구동방법
CN111316347B (zh) 2017-11-09 2022-08-23 株式会社半导体能源研究所 显示装置及其工作方法以及电子设备
TWI690915B (zh) * 2019-01-29 2020-04-11 友達光電股份有限公司 畫素電路

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000089691A (ja) * 1998-09-11 2000-03-31 Casio Comput Co Ltd 自発光表示装置

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0750795B2 (ja) 1985-03-28 1995-05-31 キヤノン株式会社 発光素子
CN100538790C (zh) * 1997-02-17 2009-09-09 精工爱普生株式会社 显示装置
JPH10270654A (ja) * 1997-03-27 1998-10-09 Toshiba Corp 半導体記憶装置
GB9812742D0 (en) 1998-06-12 1998-08-12 Philips Electronics Nv Active matrix electroluminescent display devices
JP2000022776A (ja) 1998-06-30 2000-01-21 Matsushita Electric Ind Co Ltd シリアルデータ受信装置
JP4126909B2 (ja) 1999-07-14 2008-07-30 ソニー株式会社 電流駆動回路及びそれを用いた表示装置、画素回路、並びに駆動方法
JP3781924B2 (ja) * 1999-08-30 2006-06-07 ローム株式会社 電源回路
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
JP3610923B2 (ja) 2001-05-30 2005-01-19 ソニー株式会社 アクティブマトリクス型表示装置およびアクティブマトリクス型有機エレクトロルミネッセンス表示装置、並びにそれらの駆動方法
TW571403B (en) * 2001-06-22 2004-01-11 Matsushita Electric Ind Co Ltd Semiconductor device and the driving method
KR100502926B1 (ko) * 2002-06-11 2005-07-21 삼성에스디아이 주식회사 발광 표시 장치 및 그 표시 패널과 구동 방법
GB2389951A (en) * 2002-06-18 2003-12-24 Cambridge Display Tech Ltd Display driver circuits for active matrix OLED displays
EP1737044B1 (en) 2004-03-12 2014-12-10 Japan Science and Technology Agency Amorphous oxide and thin film transistor
TWI288900B (en) * 2004-04-30 2007-10-21 Fujifilm Corp Active matrix type display device
US7317434B2 (en) * 2004-12-03 2008-01-08 Dupont Displays, Inc. Circuits including switches for electronic devices and methods of using the electronic devices
TW200630937A (en) * 2005-02-16 2006-09-01 Ind Tech Res Inst Driving circuit of light emitting element
TWI327720B (en) * 2005-03-11 2010-07-21 Sanyo Electric Co Active matrix type display device and driving method thereof
JP2006251453A (ja) * 2005-03-11 2006-09-21 Sanyo Electric Co Ltd アクティブマトリクス型表示装置及びその駆動方法
US7319446B2 (en) * 2005-04-19 2008-01-15 Lg.Philips Lcd Co., Ltd. Organic electroluminescent display device and driving method thereof

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000089691A (ja) * 1998-09-11 2000-03-31 Casio Comput Co Ltd 自発光表示装置

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
JPN6011069801; Ｊａｅ-Ｈｏｏｎ　ＬＥＥ　ｅｔ　ａｌ: '"Ｐ-２：　Ａ　Ｎｅｗ　ａ-Ｓｉ：Ｈ　ＴＦＴ　Ｐｉｘｅｌ　Ｃｉｒｃｕｉｔ　Ｓｕｐｐｒｅｓｓｉｎｇ　ＯＬＥＤ　Ｃｕｒｒｅｎｔ　Ｅｒｒｏｒ　Ｃａｕｓｅｄ　ｂｙ　ｔｈｅ　Ｈｙｓｔｅｒｅｓｉｓ　ａｎｄ　Ｔｈ' ＳＩＤ　Ｓｙｍｐｏｓｉｕｍ　Ｄｉｇｅｓｔ　ｏｆ　Ｔｅｃｈｎｉｃａｌ　Ｐａｐｅｒｓ Ｖｏｌｕｍｅ　３６，　Ｉｓｓｕｅ　１, 200505, ｐｐ．　２２８-２３１ *

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101411770B1 (ko) 2007-12-04 2014-07-01 엘지디스플레이 주식회사 유기전계발광표시장치와 이의 구동방법
JP2010091879A (ja) * 2008-10-09 2010-04-22 Nippon Hoso Kyokai <Nhk> 表示駆動回路及びそれを用いたディスプレイ装置
TWI400987B (zh) * 2009-12-03 2013-07-01 Au Optronics Corp 有機發光二極體顯示器以及其驅動電路
JP2012256052A (ja) * 2009-12-18 2012-12-27 Semiconductor Energy Lab Co Ltd 液晶表示装置、及び液晶表示装置の駆動方法
US8599177B2 (en) 2009-12-18 2013-12-03 Semiconductor Energy Laboratory Co., Ltd. Method for driving liquid crystal display device
US8922537B2 (en) 2009-12-18 2014-12-30 Semiconductor Energy Laboratory Co., Ltd. Method for driving liquid crystal display device
US9251748B2 (en) 2009-12-18 2016-02-02 Semiconductor Energy Laboratory Co., Ltd. Method for driving liquid crystal display device
KR101761957B1 (ko) 2009-12-18 2017-07-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 액정 표시 장치를 구동하는 방법
US9898979B2 (en) 2009-12-18 2018-02-20 Semiconductor Energy Laboratory Co., Ltd. Method for driving liquid crystal display device
US11170726B2 (en) 2009-12-18 2021-11-09 Semiconductor Energy Laboratory Co., Ltd. Method for driving liquid crystal display device

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