JP2007272641A - ディジタル制御器 - Google Patents

Abstract

【課題】負荷側をセンシングしても発振せず、負荷に所望の電圧を与えるよう制御可能なディジタル制御器を提供する。
【解決手段】負荷線を介して接続された負荷へ出力電圧ｖ_oを供給する電力増幅器において、負荷電圧ｖ_Lと出力電圧ｖ_oとを周期的にサンプリングして、出力電圧ｖ_oと負荷電圧ｖ_Lと任意の目標値ｒとから操作量ξ₁を算出し、この操作量ξ₁に基づいて電力増幅器へ制御信号を出力する。これにより、制御対象となる電力増幅器の負荷装置９にＬＣフィルタを接続した場合や負荷線が長い場合において、負荷側をセンシングしても出力発振することがないロバストなディジタル制御器を実現できる。
【選択図】図１

Description

本発明は、例えばスイッチング電源装置のような電力増幅器などに組み込まれ、負荷に供給する出力電圧に対して制御を行なうディジタル制御器に関し、とりわけ広域な負荷変動や電源電圧変動に対しても、単独の構成で対応できるディジタル制御器に関する。

負荷装置に電力を供給する電力増幅器の一種であるスイッチング電源装置では、ノイズ除去のためにスイッチング電源装置の出力端子と負荷装置との間にＬＣフィルタを挿入することが一般的に行なわれている。また、スイッチング電源装置の出力端子と負荷装置とを繋ぐ負荷線が長い場合には、当該負荷線に存在する浮遊容量やインダクタンス成分によって、等価的に前記のようなＬＣフィルタを挿入したと同様の回路構成となる。

図７は、スイッチング電源装置の出力端子と負荷装置との間にＬＣ回路が挿入された状態を示す回路図である。同図において、入力電圧ｖiを有する直流電源１の両端には例えばＭＯＳＦＥＴからなるスイッチング素子２，３の直列回路が接続されており、このスイッチング素子２，３の駆動端子としてのゲートに制御器４から互いに反転するスイッチングパルスが入力されることによりこれらが交互に導通する。スイッチング素子３のドレイン−ソース間には、チョークコイル５と平滑コンデンサ６との直列回路が接続されている。この平滑コンデンサ６の両端が出力電圧ｖ_oを出力する出力端子に相当し、この間に例えばＬＣフィルタや負荷線により構成されたインダクタ７とコンデンサ８との直列回路が接続されている。コンデンサ８の両端が負荷装置９に接続され、負荷装置９へ電力が供給される。

また、コンデンサ８の両端と負荷装置９とを繋ぐ負荷ラインには、負荷電圧ｖ_Lをリモートセンシングするために、負帰還回路18が接続されている。以下、負帰還回路18について説明する。当該負荷ライン間には、抵抗10，11の直列回路が接続され、この抵抗10，11により負荷電圧ｖ_Lが分圧されてエラーアンプ12の反転入力端子に入力されている。エラーアンプ12の非反転入力端子には基準電圧源13の基準電圧が入力されている。エラーアンプ12の出力端子は、フォトダイオード15のカソードが接続され、そのアノードから抵抗14を介して負荷電圧ｖ_Lの正極側となるコンデンサ８の一端に接続されている。また、エラーアンプ12の出力端子−反転入力端子間にはコンデンサ16が接続されている。フォトダイオード15はフォトトランジスタ17と対になっており、フォトダイオード15が導通するとその信号がフォトトランジスタ17を通じて制御器４へ入力される。これらの負帰還回路18によって負荷電圧ｖ_Lと基準電圧との比較情報がフィードバックされることにより、制御器４がスイッチング素子２，３のゲートに入力されるスイッチングパルスに対して例えばＰＷＭ制御やＰＦＭ制御など周知のパルス制御を行なう。

上記のようなアナログ制御では、スイッチング電源装置の負荷にＬＣフィルタを接続した場合や負荷線が長い場合において、負荷側をセンシングすると出力発振する問題があった。図８は、図７に示した回路のボード線図であるが、同図では位相が０°のときのゲインが０より大きくなっており、発振するのがわかる。発振を抑制するための方策として、全体のゲインを下げることが考えられるが、応答特性が悪くなってしまう。また、センシングポイントを電源出力端に変更すると発振はしないが、負荷線やインダクタの抵抗成分により電圧降下し、所望の負荷電圧ｖ_Lが得られない。

この問題を解決する一手段として、特許文献１には、センシングポイントを負荷端に設定せず、負荷導線の電圧降下分を見込んだ出力端電圧目標値を算出することにより、負荷導線の電圧降下の影響を加味したフィードバック制御を行なう技術が開示されている。
特開平９−３４５６１号公報

しかし、上記特許文献１の方式では、負荷電流値と負荷導線導通抵抗値との乗算結果から負荷導線による電圧降下分を推定して負荷端電圧目標値の補正を行なう為、負荷変動に対して高速追従することができず、出力電圧が不安定になる。

そこで本発明は上記問題点に鑑み、負荷側をセンシングしても発振せず、負荷に所望の電圧を与えるよう制御可能なディジタル制御器を提供することを目的とする。

本発明における請求項１〜５では、負荷線を介して接続された負荷へ出力電圧ｖ_oを供給する電力増幅器に組み込まれるディジタル制御器であって、出力電圧ｖ_oと負荷端の電圧である負荷電圧ｖ_Lと任意の目標値ｒとを入力として前記電力増幅器に対する操作量ξ₁の算出式を等価変換して得られた制御系を実現するよう構成された操作量演算部を備えている。

このようにすると、制御対象となる電力増幅器の負荷にＬＣフィルタを接続した場合や負荷線が長い場合において、負荷側をセンシングしても出力発振することがないロバストなディジタル制御器を実現できる
また、本発明における請求項６のディジタル制御器では、前記操作量演算部が、操作量ξ₁の算出に使用されるパラメータのうちその値が小さく制御系に与える影響が小さいものを省略して構成されている。

さらに、本発明における請求項７のディジタル制御器では、前記操作量演算部が前記各フィードフォワード乗算器を省略して構成されている。

このようにすると、操作量ξ₁の算出式が簡単化され、演算処理の高速化や演算器の簡単化が可能となる。

本発明の請求項１〜５によると、負荷側をセンシングしても発振せず、負荷に所望の電圧を与えるよう制御可能なディジタル制御器を提供することができる。

また、本発明の請求項６，７によると、高速なディジタル制御を可能になる、又は演算器の構成を簡易なものとすることによりコストを抑制することができる。

以下、添付図面を参照しながら、本発明におけるディジタル制御器の好ましい実施例を説明する。なお、従来例と同一箇所には同一符号を付し、共通する部分の説明は重複するため極力省略する。

図１は、本発明におけるディジタル制御器を搭載したスイッチング電源装置の回路構成を示す回路図であり、従来例の図７と同様に、インダクタ７とコンデンサ８とからなるＬＣ回路を介して負荷装置９が接続された状態となっている。同図では、図７の回路のうち制御器４及び負帰還回路18を例えばＤＳＰ（ディジタル・シグナル・プロセッサ）などからなるロバストディジタル制御器20に置き換えた構成となっている。同図において、入力電圧ｖiを有する直流電源１の両端には例えばＭＯＳＦＥＴからなるスイッチング素子２，３の直列回路が接続されており、このスイッチング素子２，３の駆動端子としてのゲートにロバストディジタル制御器20から互いに反転するスイッチングパルスが入力されることによりこれらが交互に導通する。スイッチング素子３のドレイン−ソース間には、チョークコイル５と平滑コンデンサ６との直列回路が接続されている。この平滑コンデンサ６の両端が出力電圧ｖ_oを出力する出力端子に相当し、この間に例えばＬＣフィルタや負荷線により構成されたインダクタ７とコンデンサ８との直列回路が接続されている。コンデンサ８の両端が負荷装置９に接続され、負荷装置９へ電力が供給される。また、コンデンサ８の両端と負荷装置９とを繋ぐ負荷ラインには、負荷電圧ｖ_Lをリモートセンシングするために、ロバストディジタル制御器20が接続されている。

ロバストディジタル制御器20は、例えば出力電圧ｖ_oや負荷電圧ｖ_Lなどのアナログ信号を周期的にサンプリング（離散化）してディジタル信号に変換するＡＤコンバータ21と、ＡＤコンバータ21により離散化されたフィードバック信号、すなわち前記ディジタル信号と目標値ｒとに基づいて操作量ξ₁を算出する操作量演算部22と、当該操作量ξ₁に応じて制御信号としてのスイッチングパルスを生成してスイッチング素子２，３のゲートに出力する制御出力部としてのＰＷＭ出力部23とから構成される。本発明におけるロバストディジタル制御器20は、少なくとも出力電圧ｖ_oと負荷電圧ｖ_Lの２箇所、若しくは出力チョークコイル電流ｉLfや負荷インダクタンス電流ｉLLを含めると最大４箇所をＡＤコンバータ21で検出し、制御の操作量ξ₁を決定している。ここでいう操作量ξ₁とは、例えばＰＷＭ制御の場合は前記スイッチングパルスのデューティに対応するものであり、本発明をＰＦＭ制御等にも応用することができる。ＰＦＭ制御の場合は前記スイッチングパルスの周波数に対応することとなる。さらに本発明は、電源装置の負荷にＬＣフィルタを接続した全ての電源装置に応用できるので、電源出力ノイズの低減が容易に達成できる。

次に、図２を参照しながらロバストディジタル制御器20の特徴部をなす操作量演算部22の構成について説明する。図２は、図１で示した電気回路系システムをモデル化した制御系の基本構造を示すブロック線図である。なお、以下で説明されるロバストディジタル制御系は、本願出願人が先に出願した特許協力条約に基づく国際出願ＰＣＴ／ＪＰ２００５／０１３８３４に概ね沿うものであり、制御系に用いられる例えば状態方程式や各伝達要素などの詳細については前記国際出願に係る明細書等を参照されたい。

図２のブロック線図における各部の構成を説明すると、30は、行列ｘの各要素をなす出力電流に相当する負荷インダクタンス電流ｉLLと負荷電圧ｖ_Lに関し、入力ｕ＝ξ₁，制御量ｙがそれぞれ与えられた時に、次の数式６の状態方程式を満足する制御対象要素で、これは具体的にはスイッチング電源装置のコンバータ部や、インダクタ７とコンデンサ８とからなるＬＣフィルタに相当する。

Ａd，Ｂd，Ｃdの各行列は回路構成に応じて適当な値が決定される。

一方、前記制御対象要素30を除く部分が、積分型制御系の構成となるロバストディジタル制御器20の操作量演算部22に相当する。当該操作量演算部22は、ディジタルフィルタとしての各伝達要素31，33，34と、加算器としての加え合せ点32との組み合わせにより構成される。ここで、各伝達要素31，33，34の伝達関数Ｇ_r，Ｇ_VO，Ｇ_VLは、次の数式７で表される。

Ｇ_VO：出力電圧ｖ_oから操作量ξ₁までの伝達関数。
Ｇ_VL：負荷電圧ｖ_Lから操作量ξ₁までの伝達関数。
Ｇr：負荷電圧目標値ｒから操作量ξ₁までの伝達関数。
従って、加え合せ点32からの出力となる操作量ξ₁は次の数式８で表される。

上記数式７，８中、ｚ＝exp(jωt)であり、Ｈ，Ｈrは目標値ｒと制御量ｙとの間に指定された伝達関数の極であり、ｋz，Ｆ₁₂，Ｆ₁₄，Ｆ₁₅，Ｆ₁₆，Ｆ₁₁₂，Ｆ₁₃₂は制御系に応じて予め設定されたパラメータである。

図２に示す基本構造をより詳細に説明すると、目標値ｒを入力として伝達関数Ｇ_rの伝達要素31が接続され、出力電圧ｖ_oを入力として伝達関数Ｇ_VOのフィードバック要素33が接続され、負荷電圧ｖ_Lを入力として伝達関数Ｇ_VLのフィードバック要素34が接続され、伝達要素31からの出力と各フィードバック要素33，34からの出力とが、加え合せ点32で加算され、この加え合せ点32で加算した出力が、ロバストディジタル制御器20内部における演算遅れ出力ξ₁を入力として制御対象要素30に与えられるように、ロバストディジタル制御器20の操作量演算部22が構成される。なお、各伝達要素31，33，34は、入力された目標値ｒ，出力電圧ｖ_o，負荷電圧ｖ_Lに対して伝達関数Ｇ_r，Ｇ_VO，Ｇ_VLを用いて演算を行なう別個の操作量演算部として構成することもできる。

上記数式において、各伝達関数Ｇ_VL，Ｇ_rにある積分器１／（ｚ−１）に着目すると、図２に示す制御器構成は図３のような構成に置き換えることも可能である。図３では、操作量演算部22は、ディジタルフィルタとしての各伝達要素33，40，41，44と、次数１／（ｚ−１）の積分器としての要素83と、加算器としての加え合せ点32と、減算器としての加え合せ点42との組み合わせにより構成される。ここで、各伝達要素40，41，44の伝達関数Ｇ_r2，Ｇ_VL2，Ｇ_eは、次の数式９で表される。

図３に示す構造をより詳細に説明すると、目標値ｒを入力として伝達関数Ｇ_r2のフィードフォワード要素40が接続され、出力電圧ｖ_oを入力として伝達関数Ｇ_VOのフィードバック要素33が接続され、負荷電圧ｖ_Lを入力として伝達関数Ｇ_VL2のフィードバック要素41が接続され、目標値ｒと負荷電圧ｖ_Lとの偏差が加え合せ点42から次数１／（ｚ−１）の積分要素43に入力され、この積分要素43からの出力が伝達関数Ｇ_eの伝達要素44に入力され、この伝達要素44の出力とフィードフォワード要素40からの出力と各フィードバック要素33，41からの出力とが、加え合せ点32で加算され、この加え合せ点32で加算した出力が、ロバストディジタル制御器20内部における演算遅れ出力ξ₁を入力として制御対象要素30に与えられるように、ロバストディジタル制御器20の操作量演算部22が構成される。

更に、図３の各伝達関数Ｇ_VO，Ｇ_r2，Ｇ_VL2，Ｇ_eの構造に着目すると、次の数式１０に一般化できる。

この一般化した伝達関数Ｇについて入力ｕ，出力ｙとすると、次の数式１１と表せ、これをブロック線図で表現すると図４となる。

図４では、入力ｕを入力としてパラメータＸ，Ｙの伝達要素50，51が接続され、出力ｙを入力としてパラメータＦ₁₅のフィードバック要素52が接続されると共に、伝達要素50からの出力と、各フィードバック要素52，54からの出力が、加え合せ点51で加算され、この加え合せ点51で加算した出力が次数１／ｚの遅延要素53に入力され、この遅延要素53からの遅れ出力がパラメータＦ₁₆のフィードバック要素54に入力され、遅延要素53からの遅れ出力と、伝達要素51からの出力とが、加え合せ点55で加算され、この加え合せ点55で加算した出力が次数１／ｚの遅延要素57に入力され、遅延要素57からの遅れ出力が出力ｙとなるよう構成されている。

図３に示した各伝達要素33，40，41，44は同一構造であるため、これらの伝達要素は図４の構造を用いて図５の形にまとめることができる。図５では、操作量演算部22は、Ｆ₁₂，Ｆ₁₄，Ｆ₁₅，Ｆ₁₆，Ｆ₁₁₂，Ｆ₁₃₂，Ｈ，Ｈr，Ｈｋz，Ｈrｋzの各パラメータを有する乗算器としての伝達要素52，54，60〜67と、１サンプル遅れに相当する次数１／ｚの遅延素子としての遅延要素53，57と、次数１／（ｚ−１）の積分器としての積分要素43と、減算器としての加え合せ点42と、加算器としての加え合せ点51，55との組み合わせにより構成される。なお、パラメータＨ，Ｈr，ｋz，Ｆ₁₂，Ｆ₁₄，Ｆ₁₅，Ｆ₁₆，Ｆ₁₁₂，Ｆ₁₃₂のうちその値が小さく制御系に与える影響が小さいものは省略することができ、各フィードフォワード要素60，61も省略することができる。これにより、操作量ξ₁の算出式が簡単化され演算負担が軽減され、演算処理の高速化や演算器の簡単化が可能となる。

図５に示す構造をより詳細に説明すると、目標値ｒを入力としてパラメータＨｒ，Ｈの各フィードフォワード要素60，61が接続され、出力電圧ｖ_oを入力としてパラメータＦ₁₂，Ｆ₁₄の各フィードバック要素62，64が接続され、負荷電圧ｖ_Lを入力としてパラメータＦ₁₁₂，Ｆ₁₃₂の各フィードバック要素63，65が接続されると共に、目標値ｒと負荷電圧ｖ_Lとの偏差が加え合せ点42から次数１／（ｚ−１）の積分要素43に入力され、この積分要素43からの出力がパラメータＨｋz，Ｈrｋzの各伝達要素66，67に入力され、この伝達要素67からの出力と、各フィードバック要素64，65からの出力と、パラメータＦ₁₅，Ｆ₁₆の各フィードバック要素52，54からの出力と、フィードフォワード要素60からの出力が、加え合せ点51で加算され、この加え合せ点51で加算した出力が次数１／ｚの遅延要素53に入力され、この遅延要素53からの遅れ出力ξ₂がパラメータＦ₁₆のフィードバック要素54に入力され、遅延要素53からの遅れ出力ξ₂と、各フィードバック要素62，63からの出力と、フィードフォワード要素61からの出力と、伝達要素66からの出力とが、加え合せ点55で加算され、この加え合せ点55で加算した出力が次数１／ｚの遅延要素57に入力され、この遅延要素57からの遅れ出力ξ₁がパラメータＦ₁₅のフィードバック要素52に入力されると共に、制御対象要素30に与えられるように、ロバストディジタル制御器20の操作量演算部22が構成される。

このようにして得られたロバストディジタル制御器20を用いたスイッチング電源装置は、その負荷にＬＣフィルタを接続した場合や負荷線が長い場合において、負荷側をセンシングしても出力発振することはない。図６は、図１に示した回路のボード線図であるが、同図では、従来例を示す図８とは異なり、位相が０°のときのゲインが０より小さくなっており、発振が抑制されているのがわかる。

以上のように本実施例のロバストディジタル制御器20は、負荷線を介して接続された負荷装置９へ出力電圧ｖ_oを供給する電力増幅器に組み込まれるディジタル制御器であって、前記出力電圧ｖ_oと負荷端の電圧である負荷電圧ｖ_Lと任意の目標値ｒとを入力として前記電力増幅器に対する操作量ξ₁を算出する操作量演算部22を備えている。

また本実施例のロバストディジタル制御器20では、操作量演算部22は、前記目標値ｒを入力とする第１の操作量演算部に相当するフィードフォワード要素40と、前記出力電圧ｖ_oを入力とする第２の操作量演算部に相当するフィードバック要素33と、前記負荷電圧ｖ_Lを入力とする第３の操作量演算部に相当するフィードバック要素41と、前記目標値ｒと前記負荷電圧ｖ_Lとの偏差を出力する減算器としての加え合せ点42と、この加え合せ点42から出力される当該偏差を積分する積分器としての積分要素43と、この積分要素43からの出力を入力とする第４の操作量演算部に相当する伝達要素44とを備え、前記第１から第４の操作量演算部からの出力を用いて演算し、操作量ξ₁を出力するものであることを特徴とする。

さらに本実施例のロバストディジタル制御器20では、前記操作量演算部が次の数式１２に従って

（但し、ｚ＝exp(jωt)、Ｈ，Ｈrは目標値ｒと制御量ｙとの間に指定された伝達関数の極、ｋz，Ｆ₁₂，Ｆ₁₄，Ｆ₁₅，Ｆ₁₆，Ｆ₁₁₂，Ｆ₁₃₂は予め設定された所定のパラメータである）
操作量ξ₁を算出するよう構成されている。

また本実施例のロバストディジタル制御器20では、操作量演算部22が、前記目標値ｒを入力として次の数式１３に表される伝達関数Ｇ_r2を有する第１のディジタルフィルタとしてのフィードフォワード要素40と、

前記出力電圧ｖ_oを入力として次の数式１４に表される伝達関数Ｇ_VOを有する第２のディジタルフィルタとしてのフィードバック要素33と、

前記負荷電圧ｖ_Lを入力として次の数式１５に表される伝達関数Ｇ_VL2を有する第３のディジタルフィルタとしてのフィードバック要素41と、

前記目標値ｒと前記負荷電圧ｖ_Lとの偏差を出力する減算器としての加え合せ点42と、この加え合せ点42から出力される当該偏差を積分する積分器としての積分要素43と、この積分要素43からの出力を入力として次の数式１６に表される伝達関数Ｇ_eを有する第４のディジタルフィルタとしての伝達要素44と、

フィードフォワード要素40とフィードバック要素33，41と伝達要素44からの出力を加算して操作量ξ₁を出力する加算器としての加え合せ点32とから構成されている。

さらに本実施例のロバストディジタル制御器20では、操作量演算部22が、前記目標値ｒを入力として前記パラメータＨｒ，Ｈを掛け算する各フィードフォワード乗算器としてのフィードフォワード要素60，61が接続され、前記出力電圧ｖ_oを入力として前記パラメータＦ₁₂，Ｆ₁₄を掛け算する各フィードバック乗算器としてのフィードバック要素62，64が接続され、前記負荷電圧ｖ_Lを入力として前記パラメータＦ₁₁₂，Ｆ₁₃₂を掛け算する各フィードバック乗算器としてのフィードバック要素63，65が接続されると共に、前記目標値ｒと前記負荷電圧ｖ_Lとの偏差が減算器としての加え合せ点42から積分器としての積分要素43に入力され、この積分要素43からの出力が前記パラメータＨｋz，Ｈrｋzを掛け算する各乗算器としての伝達要素66，67に入力され、このパラメータＨrｋzの伝達要素67からの出力と、前記パラメータＦ₁₄，Ｆ₁₅，Ｆ₁₆，Ｆ₁₃₂を掛け算する各フィードバック乗算器としてのフィードバック要素64，52，54，65からの出力と、前記パラメータＨｒを掛け算するフィードフォワード要素60からの出力が、第１の加算器としての加え合せ点51で加算され、この加え合せ点51で加算した出力が１サンプル時間遅らせる第１の遅延素子としての遅延要素53に入力され、この遅延要素53からの遅れ出力ξ₂が前記パラメータＦ₁₆のフィードバック要素54に入力され、遅延要素53からの遅れ出力ξ₂と、前記パラメータＦ₁₂，Ｆ₁₁₂の各フィードバック要素62，63からの出力と、前記パラメータＨのフィードフォワード要素61からの出力と、前記パラメータＨｋzの伝達要素66からの出力とが、第２の加算器としての加え合せ点55で加算され、この加え合せ点55で加算した出力が１サンプル時間遅らせる第２の遅延素子としての遅延要素57に入力され、この遅延要素57からの遅れ出力ξ₁が、前記パラメータＦ₁₅のフィードバック要素52に入力されると共に操作量ξ₁として出力されるよう構成されている。

このようにすると、制御対象となる電力増幅器の負荷装置９にＬＣフィルタを接続した場合や負荷線が長い場合において、負荷側をセンシングしても出力発振することがないロバストなディジタル制御器を実現できる。従って、負荷側をセンシングしても発振せず、負荷装置９に所望の電圧を与えるよう制御可能なディジタル制御器を提供することができる。

また本実施例のロバストディジタル制御器20では、前記操作量演算部22が、前記パラメータＨ，Ｈr，ｋz，Ｆ₁₂，Ｆ₁₄，Ｆ₁₅，Ｆ₁₆，Ｆ₁₁₂，Ｆ₁₃₂のうちその値が小さく制御系に与える影響が小さいものを省略して構成されている。

さらに本実施例のロバストディジタル制御器20では、操作量演算部22が各フィードフォワード要素60，61を省略して構成されている。

このようにすると、操作量ξ₁の算出式が簡単化され、演算処理の高速化や演算器の簡単化が可能となる。従って、高速なディジタル制御を可能になる、又は演算器の構成を簡易なものとすることによりコストを抑制することができる。

なお、本発明は、上記実施例に限定されるものではなく、本発明の趣旨を逸脱しない範囲で変更可能である。例えば、図１に示す制御対象となるコンバータ部の構成はトランスを用いた絶縁型コンバータや、複数のスイッチング素子を有するコンバータ（例えば、ハーフブリッジコンバータやフルブリッジコンバータ）など、様々な形式のものが適用できる。さらに本実施例のディジタル制御器は、フィードバック制御を行なうあらゆる機器に適用が可能である。

本発明におけるディジタル制御器を搭載したスイッチング電源装置の構成を示す回路図である。 同上、ディジタル制御器の制御系を示すブロック線図である。 図２のブロック線図を等価変換した変形例を示すブロック線図である。 図３に示された伝達関数の共通構成を示すブロック線図である。 図３のブロック線図を図４の構成を用いて等価変換した変形例を示すブロック線図である。 図１のスイッチング電源装置の周波数特性を示すボード線図である。 従来例におけるアナログ制御器を搭載したスイッチング電源装置の構成を示す回路図である。 図７のスイッチング電源装置の周波数特性を示すボード線図である。

符号の説明

９ 負荷装置
20 ロバストディジタル制御器
22 操作量演算部
32 加え合せ点（加算器）
33 フィードバック要素（第２の操作量演算部，第２のディジタルフィルタ）
40 フィードフォワード要素（第１の操作量演算部，第１のディジタルフィルタ）
41 フィードバック要素（第３の操作量演算部，第３のディジタルフィルタ）
42 加え合せ点（減算器）
43 積分要素（積分器）
44 伝達要素（第４のディジタルフィルタ）
51 加え合せ点（第１の加算器）
52，54 フィードバック要素（フィードバック乗算器）
53 遅延要素（第１の遅延素子）
55 加え合せ点（第２の加算器）
57 遅延要素（第２の遅延素子）
60，61 フィードフォワード要素（フィードフォワード乗算器）
62〜65 フィードバック要素（フィードバック乗算器）
66，67 伝達要素（乗算器）

Claims (7)

1. 負荷線を介して接続された負荷へ出力電圧ｖ_oを供給する電力増幅器に組み込まれるディジタル制御器であって、前記出力電圧ｖ_oと負荷端の電圧である負荷電圧ｖ_Lと任意の目標値ｒとを入力として前記電力増幅器に対する操作量ξ₁を算出する操作量演算部を備えたことを特徴とするディジタル制御器。
2. 前記操作量演算部は、前記目標値ｒを入力とする第１の操作量演算部と、前記出力電圧ｖ_oを入力とする第２の操作量演算部と、前記負荷電圧ｖ_Lを入力とする第３の操作量演算部と、前記目標値ｒと前記負荷電圧ｖ_Lとの偏差を出力する減算器と、この減算器から出力される当該偏差を積分する積分器と、この積分器からの出力を入力とする第４の操作量演算部とを備え、前記第１から第４の操作量演算部からの出力を用いて演算し、操作量ξ₁を出力するものであることを特徴とする請求項１記載のディジタル制御器。
3. 前記操作量演算部が次の数式１に従って
   

   

   （但し、ｚ＝exp(jωt)、Ｈ，Ｈrは目標値ｒと制御量ｙとの間に指定された伝達関数の極、ｋz，Ｆ₁₂，Ｆ₁₄，Ｆ₁₅，Ｆ₁₆，Ｆ₁₁₂，Ｆ₁₃₂は予め設定された所定のパラメータである）
   操作量ξ₁を算出するよう構成されたことを特徴とする請求項１又は請求項２に記載のディジタル制御器。
4. 前記操作量演算部が、前記目標値ｒを入力として次の数式２に表される伝達関数Ｇ_r2を有する第１のディジタルフィルタと、
   

   

   前記出力電圧ｖ_oを入力として次の数式３に表される伝達関数Ｇ_VOを有する第２のディジタルフィルタと、
   

   

   前記負荷電圧ｖ_Lを入力として次の数式４に表される伝達関数Ｇ_VL2を有する第３のディジタルフィルタと、
   

   

   前記目標値ｒと前記負荷電圧ｖ_Lとの偏差を出力する減算器と、この減算器から出力される当該偏差を積分する積分器と、この積分器からの出力を入力として次の数式５に表される伝達関数Ｇ_eを有する第４のディジタルフィルタと、
   

   

   前記第１乃至第４のディジタルフィルタからの出力を加算して操作量ξ₁を出力する加算器とから構成されたことを特徴とする請求項３記載のディジタル制御器。
5. 前記操作量演算部が、前記目標値ｒを入力として前記パラメータＨｒ，Ｈを掛け算する各フィードフォワード乗算器が接続され、前記出力電圧ｖ_oを入力として前記パラメータＦ₁₂，Ｆ₁₄を掛け算する各フィードバック乗算器が接続され、前記負荷電圧ｖ_Lを入力として前記パラメータＦ₁₁₂，Ｆ₁₃₂を掛け算する各フィードバック乗算器が接続されると共に、
   前記目標値ｒと前記負荷電圧ｖ_Lとの偏差が減算器から積分器に入力され、この積分器からの出力が前記パラメータＨｋz，Ｈrｋzを掛け算する各乗算器に入力され、
   このパラメータＨrｋzの乗算器からの出力と、前記パラメータＦ₁₄，Ｆ₁₅，Ｆ₁₆，Ｆ₁₃₂を掛け算する各フィードバック乗算器からの出力と、前記パラメータＨｒを掛け算するフィードフォワード乗算器からの出力が、第１の加算器で加算され、
   この第１の加算器で加算した出力が１サンプル時間遅らせる第１の遅延素子に入力され、この第１の遅延素子からの遅れ出力ξ₂が前記パラメータＦ₁₆のフィードバック乗算器に入力され、
   前記第１の遅延素子からの遅れ出力ξ₂と、前記パラメータＦ₁₂，Ｆ₁₁₂の各フィードバック乗算器からの出力と、前記パラメータＨのフィードフォワード乗算器からの出力と、前記パラメータＨｋzの乗算器からの出力とが、第２の加算器で加算され、
   この第２の加算器で加算した出力が１サンプル時間遅らせる第２の遅延素子に入力され、この第２の遅延素子からの遅れ出力ξ₁が、前記パラメータＦ₁₅のフィードバック乗算器に入力されると共に操作量ξ₁として出力されるよう構成されたことを特徴とする請求項３記載のディジタル制御器。
6. 前記操作量演算部が、前記パラメータＨ，Ｈr，ｋz，Ｆ₁₂，Ｆ₁₄，Ｆ₁₅，Ｆ₁₆，Ｆ₁₁₂，Ｆ₁₃₂のうちその値が小さく制御系に与える影響が小さいものを省略して構成されたことを特徴とする請求項３乃至請求項５のいずれか１つに記載のディジタル制御器。
7. 前記操作量演算部が前記各フィードフォワード乗算器を省略して構成されたことを特徴とする請求項５又は請求項６に記載のディジタル制御器。
   

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