JP2007266061A - eヒューズおよびeヒューズの製造方法 - Google Patents

eヒューズおよびeヒューズの製造方法 Download PDF

Info

Publication number
JP2007266061A
JP2007266061A JP2006085469A JP2006085469A JP2007266061A JP 2007266061 A JP2007266061 A JP 2007266061A JP 2006085469 A JP2006085469 A JP 2006085469A JP 2006085469 A JP2006085469 A JP 2006085469A JP 2007266061 A JP2007266061 A JP 2007266061A
Authority
JP
Japan
Prior art keywords
region
fuse
silicide
contact
contact region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2006085469A
Other languages
English (en)
Other versions
JP4825559B2 (ja
Inventor
Yoshihiro Matsuoka
由博 松岡
Hideya Matsuyama
英也 松山
Toyoji Sawada
豊治 澤田
Jun Nagayama
準 長山
Takashi Suzuki
貴志 鈴木
Masahiro Sueda
雅博 末田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP2006085469A priority Critical patent/JP4825559B2/ja
Priority to US11/498,748 priority patent/US20070222028A1/en
Publication of JP2007266061A publication Critical patent/JP2007266061A/ja
Application granted granted Critical
Publication of JP4825559B2 publication Critical patent/JP4825559B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/525Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
    • H01L23/5256Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising fuses, i.e. connections having their state changed from conductive to non-conductive
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/0002Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Abstract

【課題】eヒューズにおいて、バックフロー効果を回避すること。
【解決手段】斜線で示した部分がシリサイド(領域)1であり、シリサイド領域1は、シリサイド領域1は、第1コンタクト領域7と第1コンタクト領域7よりも長手方向の幅が細いヒューズ領域8と、ヒューズ領域8を挟んで第1コンタクト領域7と対向して設けられた第2コンタクト領域9とから構成され、第2コンタクト領域9のヒューズ領域8と接している側とは反対側に隣接した位置(非ヒューズ接続側)などに非シリサイド領域2を設ける。
【選択図】図3−1

Description

この発明は、eヒューズ(electrical−fuse)およびeヒューズの製造方法に関する。
近年、高い電流密度によりシリサイド中の金属原子が移動するエレクトロ・マイグレーション現象を利用して、電極間の抵抗値を変化させ、それによってデータの書き込み制御をおこなうeヒューズが注目されている。(たとえば、特許文献1〜6を参照。)このエレクトロ・マイグレーションを活用したeヒューズを用いることで、チップ内に溶断型のヒューズを実装する技術とは異なり、チップ内のほかの場所に全くダメージを与えることなく、繰り返し何度でも使用することが可能になった。
図11は従来技術にかかるeヒューズを示す断面図である。図11において、半導体基板(Si、STI)上には、斜線で示したゲート酸化膜106、その上にポリシリコン層103があり、そのポリシリコン層103にシリサイド層101が、コンタクト104−1と104−2をつなぐように形成されている。コンタクト104(104−1,104−2)の上には配線部105(105−1,105−2)が形成されている。
図12は従来技術にかかるeヒューズを示す平面図である。図12において、斜線で示した部分がシリサイド領域101であり、シリサイド領域101は、第1コンタクト領域107と第1コンタクト領域107よりも幅が細くなったヒューズ領域108と、ヒューズ領域108を挟んで第1コンタクト領域107と対向して設けられた第2コンタクト領域109とから構成される。
米国特許第5969404号明細書 米国特許第6258700号明細書 米国特許第6323535号明細書 米国特許第6337507号明細書 米国特許第6433404号明細書 米国特許第6624499号明細書
しかしながら、この従来の方法は、以下のような問題点があった。図13−1は、従来技術にかかるeヒューズを示す概略断面図(ブロー前)であり、図13−2は、従来技術にかかるeヒューズを示す概略断面図(ブロー後)である。図13−1において、ポリシリコン層103内の上層側に形成されたシリサイド101について、配線部105−1から高い電流を流すと、コンタクト104−1を通じて、シリサイド101領域内でエレクトロ・マイグレーションが発生する。
すなわち、高い電流密度によりシリサイド101中の金属原子が電流を流した側とは逆の方向(すなわち、コンタクト104−1側からコンタクト104−2側の方向)へ移動し、これによってエレクトロ・マイグレーションによって変化した配線部105−1と配線部105−2間のシリサイド領域101の抵抗値が変化する。
その際、図13−2に示すように、バックフロー効果が発生する場合があり、一度電流を流した側(コンタクト104−1側)とは逆の方向(コンタクト104−2の方向)へ一旦移動した金属原子が、コンタクト104−1側に戻ってきてしまう場合があり、エレクトロ・マイグレーションが不十分となる、すなわち十分に金属原子が移動しきれないという問題点があった。これによって、配線105−1と配線105−2間とを接続するシリサイド領域101の抵抗値の変化が不十分になり、ヒューズとしての役割を果たせなくなる場合があるという問題点があった。
この発明は、上述した従来技術による問題点を解消するため、より精度の高いeヒューズおよびeヒューズの製造方法を提供することを目的とする。
上述した課題を解決し、目的を達成するため、この発明にかかるeヒューズは、第1のコンタクト領域と、第2のコンタクト領域と、前記第1のコンタクト領域と前記第2のコンタクト領域の間に設けられ、前記第1コンタクト領域と前記第2のコンタクト領域とを接続するヒューズ領域と、を備えたeヒューズであって、前記第2のコンタクト領域に隣接する周辺の少なくとも一部の領域を非シリサイド領域としたことを特徴とする。
前記第2のコンタクト領域のうち、前記ヒューズとつながっている側(以下「ヒューズ領域側」という)に隣接する領域を非シリサイド領域としてもよい。
また、前記第2のコンタクト領域のうち、前記ヒューズとつながっている側(以下「ヒューズ領域側」という)と反対側(以下「非ヒューズ接続側」という)に隣接する領域を非シリサイド領域としてもよい。その際、前記非ヒューズ接続側に隣接する領域であって、前記ヒューズ領域の長手方向に対する幅と略同一の幅の領域を非シリサイド領域としてもよい。また、前記非ヒューズ接続側に隣接する領域であって、前記ヒューズ領域の長手方向に対する幅と略同一の幅の領域で、かつ前記ヒューズ領域の延長上の領域を非シリサイド領域としてもよい。
また、第2のコンタクト領域の前記ヒューズ接続側、前記非ヒューズ接続側に対する両サイド側の少なくともいずれかを非シリサイド領域としてもよい。
また、前記ヒューズ領域に隣接する周辺の少なくとも一部の領域を非シリサイド領域としてもよい。
さらに、前記第1コンタクト領域および前記第2コンタクト領域の少なくともいずれかは多角形の形状であり、その一辺がヒューズ領域と接続されていてもよい。
また、第1のコンタクト領域と、第2のコンタクト領域と、前記第1のコンタクト領域と前記第2のコンタクト領域の間に設けられ、前記第1コンタクト領域と前記第2のコンタクト領域とを接続するヒューズ領域とを備え、前記ヒューズ領域に隣接する周辺の少なくとも一部の領域を非シリサイド領域としてもよい。
また、この発明にかかるeヒューズの製造方法は、ポリシリコン層を形成する第1の工程と、前記第1の工程において形成されたポリシリコン層の上の所定の位置に酸化シリコン層を形成する第2の工程と、前記第2の工程に続いて、前記ポリシリコン層および前記酸化シリコン層の上に金属膜を形成する第3の工程と、前記第3の工程において形成した金属膜に対してアニール処理を施し、前記ポリシリコン層の上層にシリサイドを形成する工程と、を含んでいる。
そして、前記第2の工程は、フォトレジストを用いて、前記ポリシリコン層の上の所定の位置に酸化シリコン層を形成することができる。
本発明によれば、バックフロー効果を効率的に防止することができ、それによって、より精度の高いeヒューズおよびeヒューズの製造方法が得られるという効果を奏する。
以下に添付図面を参照して、この発明によるeヒューズおよびeヒューズの製造方法の実施の形態を詳細に説明する。
(eヒューズの構成)
まず、この発明の実施の形態にかかるeヒューズの構成について説明する。図1は、この発明の実施の形態にかかるeヒューズを示す概略断面図である。図1において、ポリシリコン(Poly Si)層3内の上層側に形成されたシリサイド1に隣接する周辺に非シリサイド領域2を設ける。
バックフロー効果は、そもそも、エレクトロ・マイグレーションによって移動してきた金属原子が衝突し合い、行き場がなくなった金属原子が元の位置へ戻ってくるものであるから、その対策として、非シリサイド領域2を設けておくことによって、行き場がなくなった金属原子が順次押し出されて非シリサイドの近くにあった金属原子が非シリサイド領域2へ移動する。これによって、効率的にバックフロー効果の発生を防止することが可能となると考えられる。
図2は、この発明の実施の形態にかかるeヒューズの一例を示す断面図である。図2において、半導体基板(Si、STI)上には、ゲート酸化膜6、その上にはポリシリコン層3があり、そのポリシリコン層3内の上層側において、シリサイド層1が、コンタクト群4−1とコンタクト群4−2をつなぐように形成されている。コンタクト群4−1には配線部5−1が、コンタクト群4−2には配線部5−2がそれぞれ形成されている。シリサイド1は、たとえば、コバルト(Co)シリサイド、チタン(Ti)シリサイド、ニッケル(Nie)シリサイドなどである。
コンタクト群4−1,4−2は、たとえばタングステン(W)の材質でできており、たとえば窒化チタン(TiN)またはチタン(Ti)でコーティングされている。また、配線部5−1,5−2は、たとえば銅(Cu)の材質でできており、たとえばタイタン(Ta)または窒化タイタン(TaN)でコーティングされている。そして、図2において、シリサイド1の略同層、すなわちポリシリコン層3内の上層側(図2にあってはシリサイド1と同層の右側)が非シリサイド領域2となる。
図3−1は、この発明の実施の形態にかかるeヒューズの一例を示す平面図である。図3−1において、斜線で示した部分がシリサイド(領域)1であり、シリサイド領域1は、第1コンタクト領域7と第1コンタクト領域7よりも長手方向の幅が細いヒューズ領域8と、ヒューズ領域8を挟んで第1コンタクト領域7と対向して設けられた第2コンタクト領域9とから構成される。
そして、第2コンタクト領域9のヒューズ領域8と接している側とは反対側に隣接した位置(非ヒューズ接続側)に非シリサイド領域2を設ける。これによって、ヒューズ領域8のシリサイド中の金属原子が移動した際に、第2コンタクト領域9のシリサイド中の金属原子が、ヒューズ領域8から移動してきた金属原子と衝突して、非シリサイド領域2へ移動する。これによって、バックフロー効果を回避することができると考えられる。
また、図3−2は、第1コンタクト領域7および第2コンタクト領域9の形状が図3−1とは異なる。図3−1では四角形であったが、図3−2では、ヒューズ領域8と接している面の角を取って、六角形としている。これによって、エレクトロ・イミグレーションがより効率的におこなうことができると考えられる。以下他の具体例でも、図示は省略するが、第1コンタクト領域7および第2コンタクト領域9は、四角形の代わりに、多角形(特に六角形)であってもよい。
図4は、この発明の実施の形態にかかるeヒューズの平面図の別の一例を示す平面図である。図3において、第2のコンタクト領域9のヒューズ領域8の長手方向と直交する幅と、非シリサイド領域2との幅が略同一(「Wa」)であったが、それには限定されず、たとえば図4に示すように、ヒューズ領域8の長手方向と直交する幅と略同一(「Wb」)であってもよい。また、非シリサイド領域2は、ヒューズ領域8の延長上にあるとよいと考えられる。
このように、第2コンタクト領域9において、ヒューズ領域8から押し出されてくる金属原子に衝突してはじき出される金属原子の受け皿としてヒューズ領域8とは反対側に設けることによって、ヒューズ領域8におけるバックフロー効果を効率的に防止することが可能になると考えられる。
(eヒューズの製造方法)
つぎに、この発明の実施の形態にかかるeヒューズの製造方法について説明する。図5−1〜図5−6は、この発明の実施の形態にかかるeヒューズの製造工程を示す説明図である。
図5−1において、まず、半導体基板(Si、STI)の上に、ポリシリコン層3を形成する。つぎに、図5−2において、図5−1において形成したポリシリコン層3の上に、酸化シリコン(SiO2)層10を形成する。さらにその上に、図5−3に示すように、フォトレジスト11を形成してエッチングし、かつフォトレジスト11を除去すると、図5−4に示すように、ポリシリコン層3の上の所定の位置に酸化シリコン層10が残る。
図5−5に示すように、図5−4の状態で金属膜(たとえばコバルトなど)12を蒸着し、その後、アニール処理を施す。その結果が図5−6であり、ポリシリコン層3の上部のみがシリサイド領域1となり、ポリシリコン層3の上部のうち、酸化シリコン10の下の部分が非シリサイド領域2となる。
このように、非シリサイド領域2は、フォトレジスト11を用いることで容易に形成可能である。ただし、非シリサイド領域2の形成は、この方法に限定されるものではない。たとえば、ポリシリコン層3内の上層側全面にシリサイド1を形成した後、エッチングなどで該当する部分のシリサイド除去することによって、その領域を非シリサイド領域2とすることもできる。
(変形例)
図6〜図10は、この発明の実施の形態にかかるeヒューズの平面図の別の一例を示す平面図である。図6は、第2コンタクト領域9の周辺を囲む領域、特に非ヒューズ領域側に対する両サイドの領域(以後「サイド領域」という)を非シリサイド領域2としている。これによって、サイド領域へ金属原子が移動した場合にも対応することができる。図6では、非ヒューズ領域とサイド領域の両方を非シリサイド領域2としているが、サイド領域のみであってもよい。図6において、非シリサイド領域2の幅をどのくらいにするかについては、設計時においてeヒューズの性能などを考慮して決定すればよい。
図7および図8は、ヒューズ領域8に隣接する両側の領域を非シリサイド領域2としている。これによって、バックフロー効果によって戻ってきた金属原子を両側の領域へ移動させることができると考えられる。図7では、ヒューズ領域8に隣接する両側の領域全般にわたって非シリサイド領域2としているのに対し、図8は、ヒューズ領域8の両側の領域のうちの第2コンタクト領域9側の一部のみが非シリサイド領域2としている。ヒューズ領域8の両側のどの位置までを非シリサイド領域2とするか、また、非シリサイド領域2の幅をどのくらいにするかについては、設計時においてeヒューズの性能などを考慮して決定すればよい。また、図7および図8では両側の領域を非シリサイド領域2としているが、いずれか片側一方のみであってもよい。
図9は、ヒューズ側領域、非ヒューズ接続側領域、サイド領域をすべて合わせた領域を非シリサイド領域2としている。このように、第2コンタクト領域9を完全に包囲することによって、ヒューズ領域8を通って、第1コンタクト領域7へのバックフロー効果をより確実に防止することができると考えられる。非シリサイド領域2の幅をどのくらいにするかについては、設計時においてeヒューズの性能などを考慮して決定すればよい。
図10は、ヒューズ領域8を第1コンタクト領域7、第2コンタクト領域9の片側に寄せて配置し、ヒューズ領域8に隣接する片側の領域であって、ヒューズ領域8を寄せた方向とは逆の方向側の領域を非シリサイド領域2とする。このように、ヒューズ領域8を片側に寄せることによって、eヒューズがより製造しやすくなると考えられる。
以上説明したように、本実施の形態によれば、バックフロー効果をより確実に防止することができる。
(付記1)第1のコンタクト領域と、
第2のコンタクト領域と、
前記第1のコンタクト領域と前記第2のコンタクト領域の間に設けられ、前記第1コンタクト領域と前記第2のコンタクト領域とを接続するヒューズ領域と、
を備えたeヒューズであって、
前記第2のコンタクト領域に隣接する周辺の少なくとも一部の領域を非シリサイド領域としたことを特徴とするeヒューズ。
(付記2)前記第2のコンタクト領域のうち、前記ヒューズとつながっている側(以下「ヒューズ領域側」という)に隣接する領域を非シリサイド領域としたことを特徴とする付記1に記載のeヒューズ。
(付記3)前記第2のコンタクト領域のうち、前記ヒューズとつながっている側(以下「ヒューズ領域側」という)と反対側(以下「非ヒューズ接続側」という)に隣接する領域を非シリサイド領域としたことを特徴とする付記1または2に記載のeヒューズ。
(付記4)前記非ヒューズ接続側に隣接する領域であって、前記ヒューズ領域の長手方向に対する幅と略同一の幅の領域を非シリサイド領域としたことを特徴とする付記3に記載のeヒューズ。
(付記5)前記非ヒューズ接続側に隣接する領域であって、前記ヒューズ領域の長手方向に対する幅と略同一の幅の領域で、かつ前記ヒューズ領域の延長上の領域を非シリサイド領域としたことを特徴とする付記3に記載のeヒューズ。
(付記6)第2のコンタクト領域の前記ヒューズ接続側、前記非ヒューズ接続側に対する両サイド側の少なくともいずれかを非シリサイド領域としたことを特徴とする付記1〜5のいずれか一つに記載のeヒューズ。
(付記7)前記ヒューズ領域に隣接する周辺の少なくとも一部の領域を非シリサイド領域としたことを特徴とする付記1〜6のいずれか一つに記載のeヒューズ。
(付記8)前記第1コンタクト領域および前記第2コンタクト領域の少なくともいずれかは多角形の形状であり、その一辺がヒューズ領域と接続されていることを特徴とする付記1〜7のいずれか一つに記載のeヒューズ。
(付記9)第1のコンタクト領域と、
第2のコンタクト領域と、
前記第1のコンタクト領域と前記第2のコンタクト領域の間に設けられ、前記第1コンタクト領域と前記第2のコンタクト領域とを接続するヒューズ領域と、
を備えたeヒューズであって、
前記ヒューズ領域に隣接する周辺の少なくとも一部の領域を非シリサイド領域としたことを特徴とするeヒューズ。
(付記10)ポリシリコン層を形成する第1の工程と、
前記第1の工程において形成されたポリシリコン層の上の所定の位置に酸化シリコン層を形成する第2の工程と、
前記第2の工程に続いて、前記ポリシリコン層および前記酸化シリコン層の上に金属膜を形成する第3の工程と、
前記第3の工程において形成した金属膜に対してアニール処理を施し、前記ポリシリコン層の上層にシリサイドを形成する工程と、
を含んだことを特徴とするeヒューズの製造方法。
(付記11)前記第2の工程は、フォトレジストを用いて、前記ポリシリコン層の上の所定の位置に酸化シリコン層を形成することを特徴とする付記10に記載のeヒューズの製造方法。
以上のように、本発明は、eヒューズおよびeヒューズの製造方法に有用である。
この発明の実施の形態にかかるeヒューズを示す概略断面図である。 この発明の実施の形態にかかるeヒューズの一例を示す断面図である。 この発明の実施の形態にかかるeヒューズの一例を示す平面図である。 この発明の実施の形態にかかるeヒューズの別の一例を示す平面図である。 この発明の実施の形態にかかるeヒューズの別の一例を示す平面図である。図である。 この発明の実施の形態にかかるeヒューズの製造工程を示す説明図(その1)である。 この発明の実施の形態にかかるeヒューズの製造工程を示す説明図(その2)である。 この発明の実施の形態にかかるeヒューズの製造工程を示す説明図(その3)である。 この発明の実施の形態にかかるeヒューズの製造工程を示す説明図(その4)である。 この発明の実施の形態にかかるeヒューズの製造工程を示す説明図(その5)である。 この発明の実施の形態にかかるeヒューズの製造工程を示す説明図(その6)である。 この発明の実施の形態にかかるeヒューズの平面図の別の一例を示す平面図である。 この発明の実施の形態にかかるeヒューズの平面図の別の一例を示す平面図である。 この発明の実施の形態にかかるeヒューズの平面図の別の一例を示す平面図である。 この発明の実施の形態にかかるeヒューズの平面図の別の一例を示す平面図である。 この発明の実施の形態にかかるeヒューズの平面図の別の一例を示す平面図である。 従来技術にかかるeヒューズを示す断面図である。 従来技術にかかるeヒューズを示す平面図である。 従来技術にかかるeヒューズを示す概略断面図(ブロー前)である。 従来技術にかかるeヒューズを示す概略断面図(ブロー後)である。
符号の説明
1 シリサイド(領域/層)
2 非シリサイド領域
3 ポリシリコン層
4−1,4−2 コンタクト(群)
5−1,5−2 配線部
6 ゲート酸化膜
7 第1コンタクト領域
8 ヒューズ領域
9 第2コンタクト領域
10 酸化シリコン(SiO2
11 フォトレジスト
12 コバルト(Co)

Claims (10)

  1. 第1のコンタクト領域と、
    第2のコンタクト領域と、
    前記第1のコンタクト領域と前記第2のコンタクト領域の間に設けられ、前記第1コンタクト領域と前記第2のコンタクト領域とを接続するヒューズ領域と、
    を備えたeヒューズであって、
    前記第2のコンタクト領域に隣接する周辺の少なくとも一部の領域を非シリサイド領域としたことを特徴とするeヒューズ。
  2. 前記第2のコンタクト領域のうち、前記ヒューズとつながっている側(以下「ヒューズ領域側」という)に隣接する領域を非シリサイド領域としたことを特徴とする請求項1に記載のeヒューズ。
  3. 前記第2のコンタクト領域のうち、前記ヒューズとつながっている側(以下「ヒューズ領域側」という)と反対側(以下「非ヒューズ接続側」という)に隣接する領域を非シリサイド領域としたことを特徴とする請求項1または2に記載のeヒューズ。
  4. 前記非ヒューズ接続側に隣接する領域であって、前記ヒューズ領域の長手方向に対する幅と略同一の幅の領域を非シリサイド領域としたことを特徴とする請求項3に記載のeヒューズ。
  5. 前記非ヒューズ接続側に隣接する領域であって、前記ヒューズ領域の長手方向に対する幅と略同一の幅の領域で、かつ前記ヒューズ領域の延長上の領域を非シリサイド領域としたことを特徴とする請求項3に記載のeヒューズ。
  6. 第2のコンタクト領域の前記ヒューズ接続側、前記非ヒューズ接続側に対する両サイド側の少なくともいずれかを非シリサイド領域としたことを特徴とする請求項1〜5のいずれか一つに記載のeヒューズ。
  7. 前記ヒューズ領域に隣接する周辺の少なくとも一部の領域を非シリサイド領域としたことを特徴とする請求項1〜6のいずれか一つに記載のeヒューズ。
  8. 前記第1コンタクト領域および前記第2コンタクト領域の少なくともいずれかは多角形の形状であり、その一辺がヒューズ領域と接続されていることを特徴とする請求項1〜7のいずれか一つに記載のeヒューズ。
  9. 第1のコンタクト領域と、
    第2のコンタクト領域と、
    前記第1のコンタクト領域と前記第2のコンタクト領域の間に設けられ、前記第1コンタクト領域と前記第2のコンタクト領域とを接続するヒューズ領域と、
    とを備えたeヒューズであって、
    前記ヒューズ領域に隣接する周辺の少なくとも一部の領域を非シリサイド領域としたことを特徴とするeヒューズ。
  10. ポリシリコン層を形成する第1の工程と、
    前記第1の工程において形成されたポリシリコン層の上の所定の位置に酸化シリコン層を形成する第2の工程と、
    前記第2の工程に続いて、前記ポリシリコン層および前記酸化シリコン層の上に金属膜を形成する第3の工程と、
    前記第3の工程において形成した金属膜に対してアニール処理を施し、前記ポリシリコン層の上層にシリサイドを形成する工程と、
    を含んだことを特徴とするeヒューズの製造方法。
JP2006085469A 2006-03-27 2006-03-27 半導体装置 Expired - Fee Related JP4825559B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2006085469A JP4825559B2 (ja) 2006-03-27 2006-03-27 半導体装置
US11/498,748 US20070222028A1 (en) 2006-03-27 2006-08-04 eFuse and method of manufacturing eFuse

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2006085469A JP4825559B2 (ja) 2006-03-27 2006-03-27 半導体装置

Publications (2)

Publication Number Publication Date
JP2007266061A true JP2007266061A (ja) 2007-10-11
JP4825559B2 JP4825559B2 (ja) 2011-11-30

Family

ID=38532471

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2006085469A Expired - Fee Related JP4825559B2 (ja) 2006-03-27 2006-03-27 半導体装置

Country Status (2)

Country Link
US (1) US20070222028A1 (ja)
JP (1) JP4825559B2 (ja)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009295673A (ja) * 2008-06-03 2009-12-17 Nec Electronics Corp 電気ヒューズ、半導体装置、および電気ヒューズの切断方法
JP2010118646A (ja) * 2008-11-13 2010-05-27 Taiwan Semiconductor Manufacturing Co Ltd 集積回路デバイスのヒューズ構造
JP2011097061A (ja) * 2009-10-30 2011-05-12 Taiwan Semiconductor Manufacturing Co Ltd 電気ヒューズ構造とその形成方法
US8279700B2 (en) 2009-05-14 2012-10-02 Kabushiki Kaisha Toshiba Semiconductor electrically programmable fuse (eFuse) having a polysilicon layer not doped with an impurity ion and a programming method thereof
US10224278B2 (en) 2016-09-01 2019-03-05 Kabushiki Kaisha Toshiba Semiconductor device with anti-fuse component including electrode over corner of insulating member

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8399959B2 (en) * 2007-05-30 2013-03-19 Broadcom Corporation Programmable poly fuse
US8003474B2 (en) * 2008-08-15 2011-08-23 International Business Machines Corporation Electrically programmable fuse and fabrication method
US8865592B2 (en) * 2009-02-03 2014-10-21 Infineon Technologies Ag Silicided semiconductor structure and method of forming the same
US8178942B2 (en) * 2009-04-03 2012-05-15 Freescale Semiconductor, Inc. Electrically alterable circuit for use in an integrated circuit device
US8519507B2 (en) * 2009-06-29 2013-08-27 International Business Machines Corporation Electrically programmable fuse using anisometric contacts and fabrication method
US8896088B2 (en) 2011-04-27 2014-11-25 International Business Machines Corporation Reliable electrical fuse with localized programming
CN103117269B (zh) * 2011-11-16 2015-07-15 北大方正集团有限公司 一种熔丝组件、熔丝组件制造方法及设备
US8610243B2 (en) 2011-12-09 2013-12-17 Globalfoundries Inc. Metal e-fuse with intermetallic compound programming mechanism and methods of making same
US9293414B2 (en) 2013-06-26 2016-03-22 Globalfoundries Inc. Electronic fuse having a substantially uniform thermal profile
US9159667B2 (en) 2013-07-26 2015-10-13 Globalfoundries Inc. Methods of forming an e-fuse for an integrated circuit product and the resulting e-fuse structure
DE102013223648B3 (de) * 2013-11-20 2015-01-08 Phoenix Contact Gmbh & Co. Kg Multikontaktelement für einen Varistor

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006510213A (ja) * 2002-12-16 2006-03-23 コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ ポリシリコン・ストリンガ・フューズ
JP2006108413A (ja) * 2004-10-06 2006-04-20 Matsushita Electric Ind Co Ltd ヒューズ及びヒューズの書き込み方法

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5708291A (en) * 1995-09-29 1998-01-13 Intel Corporation Silicide agglomeration fuse device
US6337507B1 (en) * 1995-09-29 2002-01-08 Intel Corporation Silicide agglomeration fuse device with notches to enhance programmability
US6562724B1 (en) * 1997-06-09 2003-05-13 Texas Instruments Incorporated Self-aligned stack formation
US6433404B1 (en) * 2000-02-07 2002-08-13 Infineon Technologies Ag Electrical fuses for semiconductor devices
US6368902B1 (en) * 2000-05-30 2002-04-09 International Business Machines Corporation Enhanced efuses by the local degradation of the fuse link
US6323535B1 (en) * 2000-06-16 2001-11-27 Infineon Technologies North America Corp. Electrical fuses employing reverse biasing to enhance programming
US6774457B2 (en) * 2001-09-13 2004-08-10 Texas Instruments Incorporated Rectangular contact used as a low voltage fuse element
US6624499B2 (en) * 2002-02-28 2003-09-23 Infineon Technologies Ag System for programming fuse structure by electromigration of silicide enhanced by creating temperature gradient
US7106164B2 (en) * 2003-12-03 2006-09-12 International Business Machines Corporation Apparatus and method for electronic fuse with improved ESD tolerance
JP2005167116A (ja) * 2003-12-05 2005-06-23 Nec Electronics Corp 半導体装置及びその製造方法
JP2005183827A (ja) * 2003-12-22 2005-07-07 Sanyo Electric Co Ltd 半導体装置及びその製造方法
US7067359B2 (en) * 2004-03-26 2006-06-27 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating an electrical fuse for silicon-on-insulator devices
US7239006B2 (en) * 2004-04-14 2007-07-03 International Business Machines Corporation Resistor tuning
US7227207B2 (en) * 2005-03-03 2007-06-05 International Business Machines Corporation Dense semiconductor fuse array
US7382036B2 (en) * 2005-07-29 2008-06-03 International Business Machines Corporation Doped single crystal silicon silicided eFuse
US7417300B2 (en) * 2006-03-09 2008-08-26 International Business Machines Corporation Electrically programmable fuse structures with narrowed width regions configured to enhance current crowding and methods of fabrication thereof

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006510213A (ja) * 2002-12-16 2006-03-23 コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ ポリシリコン・ストリンガ・フューズ
JP2006108413A (ja) * 2004-10-06 2006-04-20 Matsushita Electric Ind Co Ltd ヒューズ及びヒューズの書き込み方法

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009295673A (ja) * 2008-06-03 2009-12-17 Nec Electronics Corp 電気ヒューズ、半導体装置、および電気ヒューズの切断方法
DE102009023404A1 (de) 2008-06-03 2010-05-20 Nec Electronics Corp. Elektrische Sicherung, Halbleitervorrichtung und Verfahren zum Abtrennen einer elektrischen Sicherung
US8178943B2 (en) 2008-06-03 2012-05-15 Renesas Electronics Corporation Electrical fuse, semiconductor device and method of disconnecting electrical fuse
JP2010118646A (ja) * 2008-11-13 2010-05-27 Taiwan Semiconductor Manufacturing Co Ltd 集積回路デバイスのヒューズ構造
US8279700B2 (en) 2009-05-14 2012-10-02 Kabushiki Kaisha Toshiba Semiconductor electrically programmable fuse (eFuse) having a polysilicon layer not doped with an impurity ion and a programming method thereof
JP2011097061A (ja) * 2009-10-30 2011-05-12 Taiwan Semiconductor Manufacturing Co Ltd 電気ヒューズ構造とその形成方法
US10224278B2 (en) 2016-09-01 2019-03-05 Kabushiki Kaisha Toshiba Semiconductor device with anti-fuse component including electrode over corner of insulating member

Also Published As

Publication number Publication date
US20070222028A1 (en) 2007-09-27
JP4825559B2 (ja) 2011-11-30

Similar Documents

Publication Publication Date Title
JP4825559B2 (ja) 半導体装置
CN101261979B (zh) 集成电路结构
US9893011B2 (en) Back-end electrically programmable fuse
US7491585B2 (en) Electrical fuse and method of making
US7651893B2 (en) Metal electrical fuse structure
US7404167B2 (en) Method for improving design window
US20090261450A1 (en) Electrical Fuse Structure and Method
TWI453888B (zh) 熔絲結構及其製造方法
US8441041B2 (en) Memory device peripheral interconnects
US7645645B2 (en) Electrically programmable fuse structures with terminal portions residing at different heights, and methods of fabrication thereof
JP5442580B2 (ja) 電気ヒューズ構造とその形成方法
JP2008159608A (ja) 半導体装置、半導体装置の製造方法および半導体装置の設計装置
US20170256449A1 (en) Methods of forming conductive structures with different material compositions in a metallization layer
US20090267723A1 (en) Electrical fuse devices
JP2010171243A (ja) 半導体集積回路
US9741658B2 (en) Electrical fuse structure and method of formation
KR102122593B1 (ko) 반도체 소자
JP5430879B2 (ja) 電気ヒューズ、半導体装置、および電気ヒューズの切断方法
US7190044B1 (en) Fuse structure for a semiconductor device
WO2015138543A1 (en) Reduced height m1 metal lines for local on-chip routing
US6469363B1 (en) Integrated circuit fuse, with focusing of current
US11309244B2 (en) Electrical fuse structure and method of formation
JP2001044199A (ja) 半導体装置のための配線構造および配線形成方法
US20090121357A1 (en) Design structure for bridge of a seminconductor internal node
CN107093576B (zh) 基于线路移位的金属线布局

Legal Events

Date Code Title Description
A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20080730

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20081222

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110621

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20110623

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110816

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20110906

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20110912

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140916

Year of fee payment: 3

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees