JP2006510213A - ポリシリコン・ストリンガ・フューズ - Google Patents

Abstract

ステッパ・ツールの最小クリティカルディメンジョン許容差ではなく、ステッパ・ツールのオーバレイ許容差により幅の狭いポリシリコン・シリサイド・ストリンガ・フューズが形成される。ある実施形態の例では、半導体内に集積されるフューズ（２００）では半導体基板（２０３）近傍に絶縁層（２０５）を堆積させる。第一の抵抗値を有する第一のシリコン材料でシリコン層（２０１）が絶縁層（２０５）近傍に堆積される。シリコン層は第一の幅を有する。前記第一の抵抗値と異なる第二の抵抗値を有する金属シリサイド・ストリンガ（２０２）が第一のシリコン材料（２０１）の一部分上に堆積され、少なくともストリンガの一部分内において第一の幅より狭い第二の幅を有する。金属シリサイドが約第二の抵抗値により電流を流し、同じ第二の抵抗値よりそこに流れる電流ではなく、プログラム電流に応答して集塊する。

Description

この発明は、集積回路の分野に関し、特に、多層可融性抵抗に関する。

集積回路では、製造後、集積回路上での接続が永久である、又は、情報を永久に記憶できることが屡々望まれる。典型的には、可融性リンクを形成するために集積回路内にフューズが設けられる。これら可融性リンクは、製造された時に第一の抵抗値、そして、書き込みされた時に第二の抵抗値を示すように二値的に動作する。従って、製造後並びに集積回路封入後に情報書き込みの符号化が可能となる。そのようなフューズがＡｌａｖｉ，ｅｔ ａｌ．の“Ａ ＰＲＯＭ Ｅｌｅｍｅｎｔ ｂａｓｅｄ ｏｎ Ｓｉｌｉｃｉｄｅ Ａｇｇｌｏｍｅｒａｔｉｏｎ ｏｆ Ｐｏｌｙ Ｆｕｓｅｓ ｉｎ ＣＭＯＳ Ｌｏｇｉｃ Ｐｒｏｃｅｓｓ”ＩＥＥＥ ＴＥＤ，Ｄｅｃ １９９７に開示されている。

フューズの抵抗特性を第一の抵抗値から第二の他の抵抗値になるように変えることによりフューズを「プログラム」するために、フューズの電流閾値を十分に超える電流を供給できる電流源を用いてフューズがプログラムされる。当然のことながら、製造誤差により第二の抵抗値はフューズにより異なる。例えば、“Ｒｅｓｉｓｔｏｒ Ｆｕｓｅ” という名称の米国特許Ｎｏ．６，３５６，４９６はある動作電圧を有する半導体装置で用いられるレジスタフューズについて詳述している。このレジスタフューズは所定電流閾値を有し、動作電圧でのレジスタフューズを流れる電流が電流閾値を超えるとフューズが切れるよう構成されている。

しかしながら、このフューズの製造誤差では、フューズを製造するごとに電流閾値が変わり既知のプロセスでは製造を制御することが困難である。“Ｓｉｌｉｃｉｄｅ Ａｇｇｌｏｍｅｒａｔｉｏｎ Ｆｕｓｅ Ｄｅｖｉｃｅ ｗｉｔｈ Ｎｏｔｃｈｅｓ ｔｏ Ｅｎｈａｎｃｅ Ｐｒｏｇｒａｍｍａｂｉｌｉｔｙ” という名称の米国特許Ｎｏ．６，３３７，５０７では、フューズの長手方向に沿ってノッチが設けられプログラム機能を高めている。これらノッチでは、フューズをプログラムするために電流閾値を超える電流が少なくて済む。しかし、これらノッチ領域の幅を制御することが難しく、同様な設計、製造プロセスで製造されたフューズのプログラム電流が変わってしまう。

そこで、同様な電流閾値を有する可融性リンクが製造できることが要求される。従って、この発明の目的は、従来よりも電流閾値の制御性が高い可融性リンクの製造方法を提供することである。

ステッパ・ツールの最小クリティカルディメンジョン許容差ではなく、ステッパ・ツールのオーバレイ許容差により幅の狭いポリシリコン・シリサイド・ストリンガ・フューズが形成される。ポリシリコン線上部に幅の狭いシリサイドを形成することにより、与えられた電圧によりシリサイド・フューズを簡単に「飛ばす」又は集塊させることができる。

実施形態の例として、半導体基板近傍に堆積された絶縁層と、第一の抵抗値を有する第一のシリコン材料で成り、第一の幅を有し、前記絶縁層近傍に堆積されたシリコン層と、
前記第一の抵抗値と異なる第二の抵抗値を有し、少なくとも一部分において、前記第一の幅より狭い第二の幅を有し、前記第一のシリコン材料の一部分上に堆積された金属シリサイド・ストリンガとを備え、前記金属シリサイドは、ほぼ前記第二の抵抗値により電流を通し、そして、同じ第二の抵抗値によりそこに流れる電流ではなく、プログラム電流に応答して集塊する半導体回路内集積用フューズが提供される。

実施形態の他の例として、半導体基板上に絶縁層を堆積させる工程と、前記絶縁層近傍にポリシリコンを堆積させる工程と、前記ポリシリコン近傍にシリサイド保護層を形成する工程と、前記シリサイド保護層の一部分を除去して下部のポリシリコンを露出させる工程と、前記露出したポリシリコン以外をマスクするマスクを設ける工程と、前記マスクを前記半導体基板に合わせる工程と、前記露出したポリシリコン近傍に金属シリサイド層を形成する工程とを備え、前記金属シリサイド層の長手方向に沿って導電経路が形成されるシリサイド・ポリシリコン・フューズの製造方法が提供される。

実施形態のさらに他の例として、少なくとも最小線幅のシリコン要素を設け、前記最小線幅はステッパ・ツールの最小線幅に依存する工程と、低抵抗を有し、そして、前記ステッパ・ツールの前記最小線幅より実質的に狭いストリンガ幅の可融性金属シリサイド・ストリンガを設ける工程とを備えたフューズの製造方法が提供される。

実施形態のさらに他の例として、最小線幅を有した集積回路であって、前記最小線幅より実質的に狭い幅の低抵抗金属シリサイド・ストリンガを有するストリンガ・フューズを含む集積回路が提供される。

さらなる効果並びに新規な特徴が以下に記載され、それらは部分的には、以下の記載について検証、実施することにより当業者にとって明らかになるであろう。

この発明が例を挙げ、添付図面を参照して詳細に説明される。

従来技術である図１では、典型的なポリシリコン・フューズ１００が示されている。狭い幅１０１のポリシリコン線１０２が二つのコンタクトポイント１０３ａ、１０３ｂ間に形成されている。ポリシリコン線１０２がその幅全体に渡ってシリサイド処理によりシリサイド化され、これは、実際のシリサイド工程に関わるマスクが無いからである。そこで、当業者に知られるこの処理によりシリサイドが自己整合的にポリシリコンに施される。通常、ポリシリコン線１０２の線幅１０１はこの領域１０２内でできるだけ狭く、これは、このポリシリコン線の電流閾値を十分に超える電流を供給できる電流源からのプログラム電流が流れた時に「飛ばす」ことができるようにするためである。フューズを飛ばすと、抵抗値が低抵抗から高抵抗に変化する。シリサイド・シート抵抗は、通常、約２ｏｈｍ/ｓｑ乃至約９ｏｈｍ/ｓｑの範囲で変わり、これは、そのような低抵抗を提供する半導体業界ではそうである。シリサイド下部のポリシリコンのシート抵抗の高値は、通常、２０００ｏｈｍ/ｓｑである。ポリシリコン・フューズ１００を飛ばす処理では、高電流パルスが端子１０３ａ、１０３ｂに供給されて、シリサイド・ポリシリコン線１０２に沿った部分にシリサイドの集塊を形成する。この集塊によりフューズ１００の抵抗が著しく増加し、従って、プログラムされると低抵抗から高抵抗に変化する。この開示の目的により、ここでは、文言「長さ」はフューズを流れる電流の方向に沿った長さとして定義され、文言「幅」はフューズを流れる電流の方向を横切る幅として定義される。

ところが、従来のプロセスでフューズを製造すると、シリサイド・ポリシリコン線１０２の幅１０１が製造プロセスで用いられるステッパの最小幅により変わってしまう。例えば、一般に用いられている０．３μｍプロセスでは集積回路上で０．３μｍ以上の特性が必要である。そこで、半導体基板及びフォトリソグラフィック・ステッパの配置誤差が回路全体に大きな影響を及ぼさないようにされている。従って、従来技術により製造されたフューズの幅１０１はそれらの最小加工寸法に限定されてしまう。従って、プログラム工程でこれらのフューズを飛ばすには、集積回路内の同様な構造を飛ばすのに十分なエネルギが必要となる。最小加工寸法に対してフューズ断面を小さくするのは無論効果的であると思われ、これにより、プログラム中に集積回路全体に与えるリスクが低減されると思われるからである。これは、さらに、可融性抵抗のプログラムにも良いと思われる。ところが、さらに狭いフューズ幅を維持するようにステッパが設計されると、このステッパがより狭い最小加工寸法を維持することになる。従って、ステッパの機構を改良しても目的を全体的に達成するには至らない。

図２Ａ、図２Ｂにこの発明の実施形態が示されており、これはシリサイド・ポリシリコン・ストリンガ・フューズ（ＳＰＳＦ）２００の一般的な構造である。図２ＡにＳＰＳＦ２００の上面図が示され、図２ＢにＳＰＳＦ２００の断面図が示されている。

ＳＰＳＦ２００の製造では、約２０００ｏｈｍ/ｓｑのシリサイド・シート抵抗を有する典型的な高オーミック・ポリシリコン層２０１がフィールド酸化層２０５、又は、半導体基板２０３からポリシリコン層２０１を分離する何か他の分離材料に堆積される。当業者に知られている標準的なフォトリソグラフィ技術によりポリシリコン層２０１がパターンニングされてコンタクトポイント２０４ａ、２０４ｂ間に比較的高抵抗の抵抗２０７が形成される。ポリシリコン層２０１上部にシリサイド層を堆積させる前にポリシリコン層２０１をマスクするために、典型的には、シリサイド保護層２０６がポリシリコン層２０１上部に堆積される。抵抗の製造で用いられているように、このシリサイド保護層２０６は、酸化物又は窒化物から形成される絶縁層の一種である。この場合、シリサイド保護層２０６は、好ましくは、２００ａｎｇｓｔｒｏｍの酸化物と２７０ａｎｇｓｔｒｏｍの窒化物との組み合わせスタックである。このシリサイド保護層２０６は、シート抵抗を、典型的には、１０ｏｈｍｓ／ｓｑ以下に著しく低下させてしまうサリサイド化からポリシリコン層２０１を防止する。

ところが、ＳＰＳＦ２００を形成するために、コンタクトポイント２０４ａ、２０４ｂ間に形成された抵抗２０７の端部に沿った狭い部分がサリサイド化処理を受ける前にこの狭い部分からシリサイド保護層を除去する。このサリサイド化処理により、最小幅２０２ａを有するシリサイド「ストリンガ」２０２が形成される。この層を除去することにより、抵抗２０７の狭い部分がサリサイド化される。サリサイド化により、コンタクトポイント２０４ａ、２０４ｂ間に形成された抵抗２０７のシート抵抗が、この「ストリンガ」２０２に沿って、約２０００ｏｈｍ／ｓｑから約１０ｏｈｍ／ｓｑへと大きく低下する。これは、ここでは、この抵抗の抵抗値はシリサイド・ストリンガ抵抗とポリシリコン抵抗との並列接続となるからである。

従って、通常の回路動作において、コンタクトポイント２０４ａ、２０４ｂ間に形成された抵抗が、今、比較的低抵抗の電流経路となり、これは、ポリシリコン層２０１と並列なシリサイド・ストリンガ２０２の低抵抗によるものである。ＳＰＳＦ２００がプログラムされるときは、書き込み処理中に「ストリンガ」の電流閾値を超える十分な電流を供給してサリサイド２０２のストリンガが電気的に飛ばされる。

ある実施形態の例において、飛ばされたＳＰＳＦ３００が図３に示されており、ここでは、３０１ａのストリンガの一部分においてシリサイドが集塊しており、下部ポリシリコン層３０１が露出している。他の従来技術のシリサイド・フューズで見られるように、コンタクトポイント３０４、３０４ｂ間の抵抗を流れる書き込み電流による高温でシリサイドが集塊したものである。集塊によりシリサイド層３０１が、好ましくは、その長手方向のある点に不連続部分３０１ａを形成し、それが、シリサイド層内の開口３０１ａとなる。ストリンガの幅３０２ａが最小となる点で集塊が起きると好ましい。ＳＰＳＦ２００を電子回路中で通常使用すると、シリサイド層内のこの開口により、比較的高抵抗のポリシリコン層３０１に電流が流れることになる。従って、飛ばされたＳＰＳＦ３００と飛ばされていないＳＰＳＦ３００との間の抵抗の違いが簡単に分かり、ＳＰＳＦ３００がプログラムされたか又はプログラムされていないかを示すことになる。

純粋にデジタルＣＭＯＳの応用では、シリサイド処理に関わるシリサイドマスクが無い。ところが、プログラム可能素子が含まれるようにプロセスにシリサイド処理を組み込むことができる。ポリシリコン抵抗が用いられるアナログ応用では、シリサイドが形成される部分を確定するようにシリサイドマスクがある。通常、ポリシリコン抵抗はサリサイド化から保護される。従って、以下に記載されるように、アナログ応用で用いるのと同様なシリサイドマスクが用いられてＳＰＳＦをパターンニングする。

図４には、ＳＰＳＦ４００内で用いられるシリサイド層の形状を制御するためのシリサイドマスク４０１が示されている。シリサイドマスク４０１を用いることにより、ポリシリコン層の細い線幅２０２ａに依存する従来技術のシリサイド・フューズと同様な形状のＳＰＳＦとなる。図１を参照すると、典型的なフューズは二つの幅広い領域１０４とこれら間に狭い領域１０１とを有し、この狭い領域１０１内のフューズを「飛ばす」のを促進する。

マスク４０１によりストリンガに再生可能な幅４０２ａが設けられ、そして、この幅の制御性が高まり、異なって製造される複数ＳＰＳＦのプログラム電流閾値が一貫したものとなる。再生可能に飛ばすのは装置パラメータ制御にとって好ましい。マスク形状のために、ポリシリコンが抵抗４０７の長手方向のストリンガより幅広くなる。

シリサイドマスクは、図４に示されるように、ポリシリコンの長手方向に沿った細いストリンガ４０２ａを露出させるのに用いるか、又は、図５に示されるように、基本的に、細い領域５０２ａに電流を流すことによりある領域内でのシリサイドの集塊を促進させるに用いる。この場合、シリサイドマスク５０１は、プログラム動作中、ストリンガ５０２の長さのほぼ中央部分５０２ａ内でシリサイドの集塊を促進させるような形状とする。

ＳＰＳＦ５００の形成において、効果的なことに、従来技術に記載された他のシリサイド・フューズと比べて、ＳＰＳＦ５００を構成するのに用いられる実際の層の間で違いはほとんど無い。

図２Ａ及び２Ｂに戻ると、通常、ポリシリコン層２０１が酸化層２０５上に堆積され、そして、パターンニングされる。ストリンガ２０２が飛ばされた後、抵抗２０７の残る抵抗が高くなるようにシート抵抗がかなり高くなれば、ポリシリコン層２０１は低ドープのｐ型又はｎ型のいずれでもよい。ポリシリコン層２０１に続いて、その上にシリサイド層を形成するにあたって、ポリシリコン層２０１を全部消費しなければポリシリコン層２０１の厚みは変わっても良い。シリサイド層形成に用いられる典型的な金属はプラチナ（Ｐｔ）、チタン（Ｔｉ）、タングステン（Ｗ）で、それぞれ、ＰｔＳｉ、ＴｉＳｉ_２、ＷＳｉ_２を形成する。これらシリサイドを形成するのに用いられるプロセスは、当然、文献に記載されている。所定のプロセスで行え、シート抵抗が十分低ければ、他のシリサイド、例えば、タンタル（Ｔａ）、モリブデン（Ｍｏ）でもよく、それぞれ、ＴａＳｉ_２、ＭｏＳｉ_２を形成する。

シリサイドのストリンガを用いて飛ばすべきＳＰＳＦの一部分を形成すると、ストリンガ２０２の幅が、シリサイドマスクを施すフォトリソグラフィック・ステッパのオーバレイの許容差により制御され、フォトリソグラフィック・ステッパで維持される最小線幅で制御されるものではない。さらには、ポリシリコン線上部に幅の狭いシリサイドを形成することにより、与えられた電圧でシリサイド・フューズを「飛ばす」又は集塊させるのが容易になり、これは、例えば、約０．５μｍの最小線幅ではなく、０．３ｕｍのフォトリソグラフィック・ステッパ・ツールのオーバレイ許容差によりさらに幅を狭くすることができるからである。従って、幅の狭いシリサイド・フューズを得るのに、さらに高価なフォトリソグラフィ装置を購入する必要はない。従って、既存のプロセスと装置を用いて、改良されたＳＰＳＦが提供され、これにより、従来技術よりも優れた再生可能な飛ばしを行うことができる。より接近して設けられたこれらフューズにより、フューズ・プログラミング機能を有する集積回路がさらに小さくなる。

さらには、これらＳＰＳＦは通常のフューズと共に用いることができるが、これには限定されない。さらに、ＳＰＳＦは、基準電圧を発生する回路、回路分離、そして、ＰＲＯＭ素子内で用いることができる。

この発明が特定の実施形態の例を参照して開示されたが、この発明の精神と範囲から外れず、請求項の範囲内で様々な変更が行えることが当業者であれば認識できるところである。

フィールド酸化物上にポリシリコンを有し、上部にシリサイドを有し、最小の処理幅で抵抗の狭い領域を吹き飛ばす典型的なフューズの構成を示す図である。 この発明の実施形態の例であり、図１に示されるようクリティカルディメンジョンではなくオーバレイ技術により得られる最小幅でシリサイドマスクが如何にしてシリサイド・ストリンガの幅を狭くするかを示す図である。 図２Ａの様々な層を有するシリサイド・ポリシリコン・ストリンガ・フューズ（ＳＰＳＦ）の断面を示す図である。 さらなる実施形態の例であり、シリサイド・ストリンガが飛ばされた様子を図である。 ある実施形態の例であり、シリサイド・ポリシリコン・ストリンガ・フューズ（ＳＰＳＦ）において、第一の適切な形状のシリサイドマスクにより図２Ａに示されている細いシリサイドストリンガを形成する様子を図である。 さらなる実施形態の例であり、シリサイド・ポリシリコン・ストリンガ・フューズ（ＳＰＳＦ）において、第二の適切な形状のシリサイドマスクにより、特定領域での集塊作用を促進するフェザーエッジを有する細いシリサイドストリンガを形成する様子を図である。

Claims (21)

1. 半導体基板近傍に堆積された絶縁層と、
   第一の抵抗値を有する第一のシリコン材料で成り、第一の幅を有し、前記絶縁層近傍に堆積されたシリコン層と、
   前記第一の抵抗値と異なる第二の抵抗値を有し、少なくとも一部分において、前記第一の幅より狭い第二の幅を有し、前記第一のシリコン材料の一部分上に堆積された金属シリサイド・ストリンガとを備え、
   前記金属シリサイドは、ほぼ前記第二の抵抗値により電流を通し、そして、同じ第二の抵抗値によりそこに流れる電流ではなく、プログラム電流に応答して集塊する半導体回路内集積用フューズ。
2. 前記シリコン層はポリシリコン層である請求項１に記載のフューズ。
3. 前記シリサイド層はタングステン・シリサイドである請求項１に記載のフューズ。
4. 前記シリサイド層はプラチナ・シリサイドである請求項１に記載のフューズ。
5. 前記第一の抵抗値は前記第二の抵抗値より高い請求項１に記載のフューズ。
6. 抵抗フューズが不揮発性多値メモリセルを形成する請求項１に記載の抵抗フューズ。
7. 前記メモリセルは一度プログラム可能である請求項６に記載の抵抗フューズ。
8. 前記絶縁層が酸化層を備える請求項１に記載の抵抗フューズ。
9. 半導体基板上に絶縁層を堆積させる工程と、
   前記絶縁層近傍にポリシリコンを堆積させる工程と、
   前記ポリシリコン近傍にシリサイド保護層を形成する工程と、
   前記シリサイド保護層の一部分を除去して下部のポリシリコンを露出させる工程と、
   前記露出したポリシリコン以外をマスクするマスクを設ける工程と、
   前記マスクを前記半導体基板に合わせる工程と、
   前記露出したポリシリコン近傍に金属シリサイド層を形成する工程とを備え、前記金属シリサイド層の長手方向に沿って導電経路が形成されるシリサイド・ポリシリコン・フューズの製造方法。
10. 前記金属シリサイド層の前記長手方向の両側に電気的コンタクトを設ける工程を備えた請求項９に記載の方法。
11. 前記絶縁層は酸化層を備える請求項９に記載の方法。
12. 前記ポリシリコン層がパターンニングされる請求項９に記載の方法。
13. 前記シリサイド保護層形成工程は前記ポリシリコン上にシリサイド保護層を堆積させることにより行われる請求項９に記載の方法。
14. 前記シリサイド保護層形成工程は少なくとも化学物質を前記ポリシリコンと反応させることにより行われる請求項９に記載の方法。
15. 前記シリサイド保護層部分除去工程は前記シリサイド保護層の一部分をエッチングする工程を備える請求項９に記載の方法。
16. 前記金属シリサイド層形成工程は前記露出したポリシリコン近傍に金属シリサイドを堆積させる工程を備える請求項９に記載の方法。
17. 前記金属シリサイド層形成工程は少なくとも金属を含む化学物質を前記ポリシリコンと反応させる工程を備える請求項９に記載の方法。
18. 少なくとも最小線幅のシリコン要素を設け、前記最小線幅はステッパ・ツールの最小線幅に依存する工程と、
    低抵抗を有し、そして、前記ステッパ・ツールの前記最小線幅より実質的に狭いストリンガ幅の可融性金属シリサイド・ストリンガを設ける工程とを備えたフューズの製造方法。
19. 前記可融性金属シリサイド・ストリンガの幅はステッパ・ツールのマスク配置許容差に依存する請求項１８に記載の方法。
20. 前記可融性金属シリサイド・ストリンガはマスク処理により形成される請求項１８に記載の方法。
21. 最小線幅を有した集積回路であって、前記最小線幅より実質的に狭い幅の低抵抗金属シリサイド・ストリンガを有するストリンガ・フューズを含む集積回路。

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