JP2007258680A - Memsデバイスにおける薄膜応力を低減するための絶縁スキーム - Google Patents
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Abstract
【課題】MEMSデバイスを絶縁する方法を提供する。
【解決手段】ある実施形態では、露出されたシリコン領域を備えたピエゾ抵抗圧力センサ100は、選択酸化(LOCOS)プロセスを経る。絶縁構造体110は、LOCOSプロセスで生成される。絶縁構造体110は、ピエゾ抵抗圧力センサを備えた湾曲したまたは曲がったインターフェースを有する。湾曲したインターフェースは、高い温度および圧力に晒された応力を緩和する。更に、絶縁ライン148は、更に応力を緩和する湾曲角度150を備えるようにパターニングされうる。
【選択図】図5
【解決手段】ある実施形態では、露出されたシリコン領域を備えたピエゾ抵抗圧力センサ100は、選択酸化(LOCOS)プロセスを経る。絶縁構造体110は、LOCOSプロセスで生成される。絶縁構造体110は、ピエゾ抵抗圧力センサを備えた湾曲したまたは曲がったインターフェースを有する。湾曲したインターフェースは、高い温度および圧力に晒された応力を緩和する。更に、絶縁ライン148は、更に応力を緩和する湾曲角度150を備えるようにパターニングされうる。
【選択図】図5
Description
本発明は、一般的に微小電子機械構造体の製造に関し、特に、応力集中を最小にする微小電子機械構造体に関する絶縁を生成する製造方法に関する。
シリコン−オン−絶縁体(SOI)ベース技術により、微小電子技術又は微小電子機械システム(MEMS)デバイスを、絶縁層(埋設酸化層)上に配置されたシリコン層に製造することができる。絶縁層は、シリコン基板上に配置されている。トランジスタ及びMEMSタイプデバイスのような電子デバイスは、絶縁層の頂部に配置されたシリコンの層に製造される。この技術は、より高速に提供され、キャパシタンスを低減させ、pn接合の逆流リークを低減又は除去し、更に、在来の相補型金属酸化膜半導体(CMOS)バルクシリコンベースプロセスにおいて製造されるデバイスを超えたSOIにおいてデバイスオペレーションを行うことにより低パワーで用いることができ得る。
SOIに実装されうるあるMEMSタイプのデバイスは、圧力センサである。圧力センサは典型的には、ダイヤフラムと結合されたピエゾ抵抗器(piezo-resistor)を含む。ピエゾ抵抗器は、ダイヤフラムに埋め込まれ、ピエゾ抵抗効果の結果として抵抗の変化としてダイヤフラムの応力の変化に応答する。圧力がダイヤフラム変化に適用されるとき、ダイヤフラム変化の偏向の量により、シリコンダイヤフラムの応力レベルに変化が生じる。これにより、ピエゾ抵抗器素子の抵抗が増加したり減少したりする。かくして、抵抗の増減は、ダイヤフラムに加えられる圧力の量を測定するのに用いられ得る。
圧力センサは、広範囲の環境に用いられる。ある環境は、高い温度及び/又は高圧を含む。圧力センサは、異なる熱の係数を備えた半導体材料から製造されるので、極端な温度では、圧力センサの種々の層が、異なるレートで膨張する。特に、二酸化シリコン(SiO2)絶縁層は膨張し、異なるレートでピエゾ抵抗器を含むシリコン層でない層と接触する。
圧力センサは、低温と高温との間で循環するので、絶縁層はクラックが入り始める。これは特に、応力集中領域で顕著である。クラッキングはまた、著しい高圧、または、高い温度と圧力の影響の組み合わせによっても生じる。本出願は、ピエゾ抵抗、SOI圧力センサ、及び、他のMEMSデバイスにおける応力集中領域を最小にする方法を記載する。
本出願は、より高い温度及び/又は圧力の影響による応力クラッキングを除去するMEMSデバイスに対して絶縁を生成する方法を記載する。該方法は、MEMSデバイスの上にマスクを形成し、MEMSデバイスと他のMEMSデバイスとの間に、選択酸化(LOCOS)を介して、二酸化シリコン(SiO2)絶縁層を成長させることを含む。LOCOSプロセスは、SiO2層とMEMSデバイスとの間に湾曲し、または、曲がったインターフェースを生成する。曲がったインターフェースは、高い温度または圧力に関連する圧力を緩和する。
ある実施形態では、ピエゾ抵抗圧力センサのような、あるタイプのMEMSデバイスは、マスクされる。センサを取り囲むマスクされていない領域が次いで、絶縁層を生成するためにLOCOSを介して酸化される。絶縁層の曲がったインターフェースが、高温および高圧の環境に関する応力を最小にする。
第2の実施形態では、絶縁層は、90度の角度で曲がるようにパターニングされる。湾曲角度は更に、高温に関する圧力を緩和する。
MEMSデバイスを絶縁する方法を示す。開示された方法を使用してコームドライブ、マイクロアクチュエータなどのような種々のMEMSデバイスを製造することができ得る。
図1を参照すると、あるピエゾ抵抗センサ100が図示されている。ピエゾ抵抗センサ100は、n型またはp型シリコンであって良いエピタキシャル層102と、二酸化シリコン(SiO2)であってよい絶縁層104と、n型、p型またはバルクシリコンであってよい基板層106とを有する。
基板層106を単一の層として示しているけれども、追加の層を含んでいても良い。例えば、「エッチング停止(etch-stop)」層が、第2の層104とバルク基板層106との間に配置されていても良い。更に、キャビティがまた基板層106に含まれていても良い。キャビティは、圧力センサに関してダイヤフラムとして役立つ。別の実施形態では、キャビティは、引き続き後のステップで製造されうる。キャビティの包含は、図5を参照して更に記載する。
図2は、エピタキシャル層102の頂部に形成されたマスク108を示す。マスク108は、例えば窒化シリコン(Si3N4)であってよい。マスク108を形成することは、(Si3N4のような)マスク層の堆積によって許容される薄い熱酸化膜を成長させることと、マスク108を確定するようにマスク層をパターニングすることを含む。マスク108は、在来のフォトリソグラフィー及びエッチングプロセスによってパターニングされる。マスク108は、ピエゾ抵抗器構造体の頂部に配置された「アイランド」を含む。
アイランドは、アイランドは、ピエゾ抵抗器構造上の表面領域の酸化を抑制する。マスク108に対して近接したエピタキシャル層102の非被覆領域では、酸化レートは、マスク108に対して近接していない非被覆領域の酸化レートに関して低減される。
アイランドは、アイランドは、ピエゾ抵抗器構造上の表面領域の酸化を抑制する。マスク108に対して近接したエピタキシャル層102の非被覆領域では、酸化レートは、マスク108に対して近接していない非被覆領域の酸化レートに関して低減される。
図3では、SOI基板100は、選択酸化(local oxidation of silicon)(LOCOS)プロセスを経る。LOCOSは、MOS/CMOSシリコン技術で一般的に使用される絶縁スキームである。LOCOSは、(例えば、CMOS電界効果トランジスタまたはFETのような)隣接するデバイスに使用される二酸化シリコンの薄いパッドを熱成長させることにより用いられる。上述したように、(図2の第1の露出部分107のような)マスク108の非被覆領域は、局所的に酸化され、それ故、「選択」酸化である。酸化中、シリコンは、酸素と反応し、シリコンは消費され、SiO2層が生成される。LOCOSステップの後、マスク108はドライ又はウェット化学エッチングのような在来のエッチングプロセスによって除去される。
LOCOSステップ中、シリコンは、高温で酸素と反応する。かくして、図3に示したように、二酸化シリコンの層110は、エピタキシャル層102の第1の露出した部分107上に成長される。二酸化シリコンの成長速度が、マスク108に近接した非被覆領域107において低減しているので、エピタキシャル層102は、マスク108に近接した領域において急速には酸化されない。それ故、低減された二酸化シリコンの厚さが、それらの領域において作られる。その結果、ピエゾ抵抗器、または、エピタキシャル層102は、一般的に「鳥のくちばし(バーズビーク;bird's beak)」と呼ばれる形状に被覆される。
マスク層は、次いで、図4に示されるように除去される。湾曲したプロファイル130の曲率半径は、LOCOSプロセス(即ち、時間、温度、膜厚など)の条件に依存する。二酸化シリコン層110とピエゾ抵抗器構造体との間の急な遷移を有することとは対照的に、湾曲したプロファイル130は、しばしば、より逐次的な遷移を提供する。ピエゾ抵抗器構造体が、高い温度及び/又は高圧に晒されたとき、この逐次的な遷移が、クラッキングを低減させる。
図4の例におけるエピタキシャル層102は、リードアウト抵抗103Aおよび103B、並びに、ピエゾ抵抗105を含む。リードアウト抵抗103Aおよび103Bは、ピエゾ抵抗器105とオーム性接触を提供するように使用され得る。在来のまたは新規なCMOS製造方法は、ピエゾ抵抗器105と、リードアウト抵抗103Aおよび103Bを生成するように用いられ得る。かかる方法は、イオン打ち込み、フォトリソグラフィー、および、露光、及び/又は、化学ウェット及びドライエッチングを含む。リードアウト抵抗103Aおよび103Bのドーピング密度は、ピエゾ抵抗器構造体の種々のポイントで確立されうる。例えば、ピエゾ抵抗器105は、真性ドーピング密度を有していて良く、または、後の製造ステップでインプラント及び/又はアニールされてもよい。リードアウト抵抗103Aおよび103Bはまた、ピエゾ抵抗器105と所望のコンタクトを提供するようにあつらえられても良い。
絶縁を形成する前または後に、キャビティ120をバルク基板層106内に形成しても良い。図5に示したように、キャビティ120は、ピエゾ抵抗器105が加えられる圧力によって変化するようにダイヤフラムを形成するようにされてもよい。エピタキシャル層が自然の結晶であるので、ダイヤフラムに対して適用されるより大きな圧力によって、ダイヤフラムが偏向し、ピエゾ抵抗器105の抵抗が変化する。キャビティ120は、より高いアスペクト比のダイヤフラムを形成するように設計され、ピエゾ抵抗器は、適用される圧力の変化に対してより敏感になる。
二酸化シリコン層110に関係するクラッキングを低減させるように用いられ得る他の方法は、二酸化シリコンベースの絶縁ラインが湾曲又は曲がったプロファイルで引かれている絶縁スキームを用いることである。一般的に、絶縁ラインは、互いに直交するように引かれる。図6Aでは、平面図における絶縁ライン140が、MEMSデバイス144からMEMSデバイス142を絶縁するのに用いられている。絶縁ライン140は、90度の形状角度146を有する。これらの形状角度146は、高温でクラッキングに対して脆弱な局所的な応力ポイントを作り出す。図6Bでは、湾曲角度150を有する絶縁ライン148を使用することによって、応力ポイントの脆弱性が軽減される。応力ポイントは、湾曲角度150にわたるライン148に関して分散することにより除去されうる。マスク層108は、湾曲角度150を生成するようにパターニングされ得る(図2参照)。更に、湾曲角度150は、引き続き後のパターニングステップで生成されうる。
本発明の所定の特性及び実施形態を詳細に記載してきたが、本発明の意図する範囲から逸脱することなく他の変形がなされうることは理解されるべきである。例えば、種々のエッチングおよび堆積の方法を含む半導体製造技術の組み合わせを使用して種々のMEMSデバイスが、本発明の範囲から逸脱することなく絶縁されうる。特許請求の範囲は、その効果に限定されることなく解釈されるべきである。それ故、添付の特許請求の範囲とその均等の範囲の精神及び範囲内の全ての実施形態は、本発明である。
Claims (20)
- 酸化されたシリコン領域を含む微小電子機械システム(MEMS)デバイスに関して絶縁をする方法であって、
前記MEMSデバイスを実質的に被覆し、前記シリコン領域の被覆された部分を確定するマスク層を、MEMSデバイスの頂部に生成するステップと、
前記シリコン領域の頂部に選択酸化(LOCOS)プロセスで二酸化シリコン(SiO2)層を成長させるステップと、を有し、
前記シリコン領域が、SiO2層を生成するのに消費され、前記SiO2層および前記シリコン領域が湾曲したインターフェースを有し、前記湾曲したインターフェースが、LOCOSプロセスで生成され、高い温度及び圧力に関連した薄膜応力を低減させることを特徴とする方法。 - 前記SiO2層が、高い温度及び圧力に関連した薄膜応力を更に低減させるように湾曲してパターニングされ、前記湾曲が、前記LOCOSプロセスと関連した条件によって決定された曲率半径を備えることを特徴とする請求項1に記載の方法。
- 前記マスク層が、窒化シリコン(Si3N4)であることを特徴とする請求項1に記載の方法。
- 前記MEMSデバイスが、ピエゾ抵抗器構造体であることを特徴とする請求項1に記載の方法。
- 前記ピエゾ抵抗器が、エピタキシャル層に配置され、前記エピタキシャル層に配置されたリードアウト抵抗と電気的に接続されたことを特徴とする請求項4に記載の方法。
- 前記MEMSデバイスが、ピエゾ抵抗器構造体を有する圧力センサであることを特徴とする請求項1に記載の方法。
- 前記ピエゾ抵抗器が、エピタキシャル層に配置され、前記エピタキシャル層に配置されたリードアウト抵抗と電気的に接続されたことを特徴とする請求項6に記載の方法。
- 前記MEMSデバイスが、シリコン−オン−絶縁体(SOI)基板に形成されたことを特徴とする請求項1に記載の方法。
- 前記SOI基板が、ピエゾ抵抗器の下に配置されたキャビティを有するバルクシリコン層を含み、前記ピエゾ抵抗器の全体的な抵抗が圧力で変化するダイヤフラムを形成する、ことを特徴とする請求項8に記載の方法。
- 非酸化シリコン領域とを有し、前記非酸化領域が酸化シリコン領域の隣に配置され、前記酸化領域が微小電子機械システム(MEMS)デバイスに対して絶縁を提供し、
前記非酸化領域と前記酸化領域との間に配置されたインターフェースとを有し、前記インターフェースが、選択酸化(LOCOS)プロセスに生成され、前記インターフェースが、高い温度及び圧力に晒された薄膜応力を低減するように実質的に湾曲されたことを特徴とする、
微小電子機械システム(MEMS)デバイス。 - 前記酸化領域が、湾曲角度を有するようにパターニングされ、前記湾曲角度が更に、高い温度及び圧力に晒される薄膜応力を低減させることを特徴とする請求項10に記載のデバイス。
- 前記MEMSデバイスが、前記シリコン領域に配置されたピエゾ抵抗器を備えたピエゾ抵抗圧力センサであることを特徴とする請求項10に記載のデバイス。
- 前記ピエゾ抵抗圧力センサが、シリコン−オン−絶縁体(SOI)基板に形成されたことを特徴とする請求項12に記載のデバイス。
- 前記SOI基板が、ピエゾ抵抗器の下に配置されたキャビティを備えたバルクシリコン層を含み、前記キャビティが、前記ピエゾ抵抗器の全体の抵抗を圧力で変化させることができるダイヤフラムを形成することを特徴とする請求項13に記載のデバイス。
- 第1および第2の微小電子機械システム(MEMS)デバイスの間に配置されたシリコン領域を備えた第1および第2の微小電子機械システム(MEMS)デバイスを絶縁する方法であって、
前記第1および第2のMEMSデバイスの頂部にマスク層を形成するステップとを含み、前記マスク層が、前記第1および第2のMEMSデバイスを実質的に被覆し、前記シリコン領域の露出した部分を確定し、
前記シリコン領域の頂部に選択酸化(LOCOS)プロセスで二酸化シリコン(SiO2)層を成長させるステップとを含み、前記シリコン領域が、SiO2層を生成するのに消費され、
前記SiO2層および前記シリコン領域が、湾曲されたインターフェースを有し、前記湾曲されたインターフェースがLOCOSプロセスで生成され、高い温度および圧力に晒された薄膜応力を低減し、
高い温度に晒された薄膜応力を更に低減させるように湾曲角度を備えたSiO2層をパターニングするステップと、を含むことを特徴とする方法。 - 前記マスク層が窒化シリコン(Si3N4)からなることを特徴とする請求項15に記載の方法。
- 前記第1のMEMSデバイスが、ピエゾ抵抗構造体を有する圧力センサであることを特徴とする請求項15に記載の方法。
- 前記第1のMEMSデバイスが、エピタキシャル層に配置されたリードアウト抵抗に電気的に接続されたエピタキシャル層に配置されたピエゾ抵抗器を含むことを特徴とする請求項17に記載の方法。
- 前記第1および第2のMEMSデバイスが、シリコン−オン−絶縁体(SOI)基板に形成されたことを特徴とする請求項15に記載の方法。
- 前記SOI基板が、前記ピエゾ抵抗器の下に配置されたキャビティを有するバルクシリコン層を含み、前記キャビティが、前記ピエゾ抵抗器の全体的な抵抗が圧力で変化するダイヤフラムを形成する、ことを特徴とする請求項19に記載の方法。
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