JP2007258207A - バンプ付きチップもしくはパッケージの実装方法 - Google Patents

バンプ付きチップもしくはパッケージの実装方法 Download PDF

Info

Publication number
JP2007258207A
JP2007258207A JP2006076625A JP2006076625A JP2007258207A JP 2007258207 A JP2007258207 A JP 2007258207A JP 2006076625 A JP2006076625 A JP 2006076625A JP 2006076625 A JP2006076625 A JP 2006076625A JP 2007258207 A JP2007258207 A JP 2007258207A
Authority
JP
Japan
Prior art keywords
underfill material
package
material film
substrate
temperature
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP2006076625A
Other languages
English (en)
Inventor
Koichiro Kawate
恒一郎 川手
Yoshihisa Kawate
良尚 川手
Andrew C Lottes
シー．ロッテス アンドリュー
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
3M Innovative Properties Co
Original Assignee
3M Innovative Properties Co
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 3M Innovative Properties Co filed Critical 3M Innovative Properties Co
Priority to JP2006076625A priority Critical patent/JP2007258207A/ja
Priority to CN200780007101XA priority patent/CN101395709B/zh
Priority to PCT/US2007/063540 priority patent/WO2007109428A2/en
Priority to TW096109372A priority patent/TW200741909A/zh
Publication of JP2007258207A publication Critical patent/JP2007258207A/ja
Withdrawn legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/90—Methods for connecting semiconductor or solid state bodies using means for bonding not being attached to, or not being formed on, the body surface to be connected, e.g. pressure contacts using springs or clips
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/2919—Material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/812—Applying energy for connecting
    • H01L2224/8121—Applying energy for connecting using a reflow oven
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818—Bonding techniques
    • H01L2224/81801—Soldering or alloying
    • H01L2224/81815—Reflow soldering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/831—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector the layer connector being supplied to the parts to be connected in the bonding apparatus
    • H01L2224/83101—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector the layer connector being supplied to the parts to be connected in the bonding apparatus as prepeg comprising a layer connector, e.g. provided in an insulating plate member
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01019—Potassium [K]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01049—Indium [In]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0105—Tin [Sn]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01075—Rhenium [Re]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/06—Polymers
    • H01L2924/0665—Epoxy resin
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/15786—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H01L2924/15788—Glasses, e.g. amorphous oxides, nitrides or fluorides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Wire Bonding (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Non-Metallic Protective Coatings For Printed Circuits (AREA)

Abstract

【課題】半導体チップと基板とをアンダーフィル材料を介してフリップチップ接続し、動作確認検査を行なった後に、アンダーフィル材料を熱硬化させる、実装方法を提供する。
【解決手段】バンプ付き半導体チップと基板との間に、熱流動性でかつ熱硬化性のアンダーフィル材料フィルムを配置し、アンダーフィル材料フィルムが流動するのに十分な温度及び圧力で加熱及び加圧することで仮電気接続し、動作確認検査を行なうこと、及び、前記動作確認検査に合格した場合には、さらに加熱を行い、アンダーフィル材料フィルムを熱硬化して最終の電子機器を得ること、又は、前記動作確認検査に合格しなければ、前記アンダーフィル材料フィルムが流動するのに十分な温度で不良なチップもしくはパッケージを取り外し、その後、新たなバンプ付きチップもしくはパッケージを用いて上記の工程を繰り返すこと、を含む、バンプ付き半導体チップもしくはパッケージの実装方法。
【選択図】なし

Description

本発明は、バンプ付きチップもしくはパッケージの実装方法に関する。
従来から、バンプ付き半導体チップや、ボールグリッドアレイ（ＢＧＡ）又はチップスケールパッケージ（ＣＳＰ）などの半導体パッケージは半導体装置の小型化のために有効な手段として用いられている。複数のかかるバンプ付きチップ又はパッケージ（以下、バンプ付きのベアチップ及び、チップをパッケージ化したパッケージを含めて「バンプ付きチップ等」とも呼ぶ）は、メイン基板上に実装されて電子機器を形成する。これらのバンプ付きチップ等を基板上で接続して実装する際には、一般に、バンプ付きチップ等と基板との間にアンダーフィル材料が封止用樹脂として配置される。ところが、複数の半導体チップ等のうちの１つでも不良なものがあると、あるいは、メイン基板とチップ等との不良な接続があると、電子機器として使用できなくなってしまう。このため、全ての半導体チップもしくはパッケージ、及び電子機器全体としての動作確認後に、不良品が生じた場合に、チップ等を取り外して交換するリペア性があることが望まれている。しかしながら、通常、動作確認作業を行なうのはチップ等と基板との間のアンダーフィル材料（通常、熱硬化性樹脂）が既に硬化した後であり、このため、リペア性を確保することが非常に困難である。
このような問題を解決するための幾つかの方法が提案されている。たとえば、特許文献１（特開平１０−２０９２１７号公報）は、アンダーフィルを導入する前に、半導体チップのバンプと基板との間を導電性ペーストで仮接続し、検査を行い、問題がなければアンダーフィルを注入する方法を提案している。半導体チップやパッケージは、電子機器の高密度化に伴い、小型化するとともに、その機能の増大に伴って入出力端子の数が増大している。その結果、バンプ間の距離を狭くする必要があり、また、これに対応してバンプのサイズも小さくなっている。したがって、チップ等と基板との隙間が狭くなり、液状タイプの樹脂を注入する工程が難しくなっている。
非特許文献１（L. Wang and C.P Wong, J. Appl. Polym. Sci., 81, pp.1868-1880, 2001）はアンダーフィル材料としてのエポキシ樹脂中に、高温で熱分解して多量のガスを発生する成分を配合し、それにより、チップ等を基板から除去するリペア方法を提案している。また、特許文献２（特開平１１−４０６２４号公報）は、アンダーフィルを発煙硝酸で溶解させることで、チップを基板から除去するリペア方法を開示している。さらに、特許文献３及び４（特開２０００−２２０４８号公報及び特表２００３−５０４８９３号公報）はウレタン系熱硬化性樹脂をアンダーフィル材料として用い、高温に加熱することでウレタンの分解反応を生じさせ、チップを基板から除去するリペア方法を開示している。
上述のリペア方法はアンダーフィル材料の分解反応又は溶解を伴うものであり、作業者の健康に好ましくない上、アンダーフィル材料を劣化させ、新たな不良を生じさせる原因ともなりうる。
特開平１０−２０９２１７号公報 特開平１１−４０６２４号公報 特開２０００−２２０４８号公報 特表２００３−５０４８９３号公報 L. Wang and C.P Wong, J. Appl. Polym. Sci., 81, pp.1868-1880, 2001
そこで、本発明の１つの目的は、バンプ付き半導体チップもしくはパッケージと基板との間にアンダーフィル材料を配置した状態で、半導体チップもしくはパッケージと基板とをフリップチップ接続し、動作確認検査を行なった後に、アンダーフィル材料を熱硬化させる、バンプ付き半導体チップもしくはパッケージの基板上への実装方法を提供することである。
本発明は、１つの態様によると、（１）(a)バンプ付き半導体チップもしくはパッケージと、前記バンプ付き半導体チップもしくはパッケージのバンプを基板上の接続端子に電気接続することで実装を行なう基板とを用意すること、
(b)前記バンプ付き半導体チップもしくはパッケージと前記基板との間に、熱流動性でかつ熱硬化性のアンダーフィル材料フィルムを配置し、前記バンプと前記基板の接続端子とを位置合わせすること、
(c)前記アンダーフィル材料フィルムが流動するのに十分な温度及び圧力で加熱及び加圧することで前記バンプを前記接続端子に仮電気接続すること、
(d)前記半導体チップもしくはパッケージ又は得られた全体の電子機器の動作確認検査を行なうこと、及び、
(e)前記動作確認検査に合格した場合には、さらに加熱を行い、前記アンダーフィル材料フィルムを熱硬化して最終の電子機器を得ること、又は、前記動作確認検査に合格しなければ、前記アンダーフィル材料フィルムが流動するのに十分な温度及び応力で不良なチップもしくはパッケージを取り外し、その後、新たなバンプ付きチップもしくはパッケージを用いて工程(c)〜(e)の工程を繰り返すこと、
を含む、バンプ付き半導体チップもしくはパッケージの実装方法を提供する。
本発明は、さらなる態様において、（２）前記アンダーフィル材料フィルムはある応力以下では熱流動性であるが、該応力より低い応力では熱流動性がない（塑性流動）、上記（１）記載の方法を提供する。
本発明は、さらなる態様において、（３）工程(c)における仮電気接続前に、前記アンダーフィル材料フィルムは部分的に硬化されている、上記（１）又は（２）記載の方法を提供する。
本発明は、さらなる態様において、（４）工程(e)における熱硬化のためのさらなる加熱は仮電気接続工程(c)における加熱よりも低い温度でより長時間にわたって行なわれる、上記（１）〜（３）のいずれか１項記載の方法を提供する。
本発明は、さらなる態様において、（５）工程（ｄ）において、前記動作確認検査に合格しない場合に、加熱した状態で、前記基板の平面と平行な方向に剪断力を与えることで前記バンプ付き半導体チップもしくはパッケージと前記基板の接続端子との接続を解除する、上記（１）〜（４）のいずれか１項に記載の方法を提供する。
本発明は、さらなる態様において、（６）工程(c)において、１２０℃〜２２０℃の温度で０．５〜１０秒間の加熱を行って仮電気接続を行い、工程(e)において、３０℃〜１００℃の温度で１〜５時間の加熱を行って硬化し、電子機器を得る、上記（１）〜（５）のいずれか１項に記載の方法を提供する。
本発明は、さらなる態様において、（７）工程(e)における熱硬化のためのさらなる加熱の後に、１００〜１８０℃以上の温度でポストキュア加熱を行う、上記（１）〜（５）のいずれか１項に記載の方法を提供する。
本発明は、さらなる態様において、（８）前記アンダーフィル材料フィルムは、熱可塑性成分と熱硬化性成分の両方を含む、上記（１）〜（７）のいずれか１項に記載の方法を提供する。
本発明は、さらなる態様において、（９）前記アンダーフィル材料フィルムはポリカプロラクトン変性された樹脂を含む、上記（８）記載の方法を提供する。
本発明は、さらなる態様において、（１０）前記アンダーフィル材料フィルムは有機物粒子を含む、上記（８）又は（９）記載の方法を提供する。
本発明の実装方法では、従来のリペア手段とは異なり、再加熱により接続を解除するものであるから、アンダーフィル材料の分解反応又は溶解を伴わずに、作業者の健康に影響を及ぼすことがなく、アンダーフィル材料を劣化させずに、再度の接続を行なうことができる。
また、仮接続において、アンダーフィル材料フィルムが事前に部分的に硬化されていても、リペアを必要とする際にさらなる加熱を行って接続を解除することができるために十分な流動性を確保する。一方、アンダーフィル材料フィルムが部分的に硬化されていると、動作確認検査に合格した後に、最終の接続の確立のためにアンダーフィル材料フィルムをさらに熱硬化させるときには、接続を保持し続けることができる。
また、最終の接続を確立するための熱硬化のための加熱を仮接続時の加熱よりも低い温度で行うと、最終の接続を確立する際に不慮の接続解除が生じることを防止できる。
また、最終の接続を確立した後に、さらに、より高温で加熱を行うと、アンダーフィル材料が完全に硬化して、より信頼性の高い接続となる。
上記の種々の工程を実施できるのは、アンダーフィル材料フィルムが熱可塑性成分と熱硬化性成分の両方を含むので、熱流動性及び熱硬化性の両方の特性を有するからである。高温を短時間適用するとアンダーフィル材料の熱可塑性成分が流動化する。これにより仮接続が可能になる。より低温を長時間適用すると硬化する。これにより、最終接続が確立される。最終接続がなされた後に、硬化のための温度よりも高い温度でポストキュアすると熱硬化性成分が完全に硬化する。これにより、高度に安定な接続が可能になる。
アンダーフィル材料フィルムがカプロラクトン変性された樹脂を含むと、仮接続における接着力を高めることができる。
アンダーフィル材料フィルムは有機物粒子を含むと、塑性流動性（すなわち、剪断応力が高くなると粘度が低くなる性質）が高まるので、熱硬化させるときには、接続を保持し続けることができるが、リペアを行う際に、剪断応力をかけると容易に解除できるようになる。
また、複数の半導体チップもしくはパッケージを基板に実装する場合には、従来の方法では、不良な半導体チップもしくはパッケージが１つでも存在すると、全体の電子機器が使用できなくなってしまうが、本発明の方法では、仮電気接続状態で個々のチップもしくはパッケージの動作確認を行うので、不良が発見された際には、不良のチップもしくはパッケージのみを交換し、再度、接続を行えばよい。また、動作確認を行った後には、一括して熱硬化を行うことで、効率的に信頼性の高い接続を得ることができる。
以下において、本発明を好適な実施形態に基づいて説明する。本発明を以下の具体的な実施形態に限定されるものではない。
最初に、図面にそって本発明を説明する。図１は、バンプ付き半導体チップもしくは半導体パッケージを基板に実装する方法の工程図を示している。「半導体チップもしくは半導体パッケージ」は、バンプ付きのベアチップであっても、あるいは、バンプアレイパッケージであってもよいことを意味する。「バンプアレイパッケージ」とは、半導体チップの入出力端子として複数のバンプを平面状に有する半導体パッケージである。具体的には、ボールグリッドアレイ（ＢＧＡ）、チップスケールパッケージ（ＣＳＰ）、ウエハーレベルＣＳＰなどのエリアバンプアレイパッケージが挙げられる。一方、基板は、特に限定されず、一般に、プリント配線板であって、通常、ガラスエポキシなどの樹脂基板上に形成された銅配線を有するものである。ビスマレイミド・トリアジン樹脂（ＢＴ−レジン）、ポリイミド、アラミドベースの樹脂板を基板として用いることもできる。また、ガラス上にITO（インジウムスズオキシド）や金属を蒸着してパターンを形成したガラス基板上にチップを実装する工程（COG、Chip on Glass）に使用することができる。また、基板はリジッド基板であっても又はフレキシブル基板であってもよい。また、バンプは、通常、金、ニッケル、銀、銅、導電性ペースト、などから形成されたものであるが、ハンダからなるバンプであってもよい。ハンダからなるバンプを用いる場合には、仮電気接続はハンダの融点よりも低い温度で行うべきである。
まず、バンプ付き半導体チップもしくはパッケージ１と、バンプ付き半導体チップもしくはパッケージ１のバンプ２を接続端子１１に電気接続することで実装を行なう基板１０とを用意する。そして、バンプ付き半導体チップもしくはパッケージ１のバンプ２と基板１０の接続端子１１との間に、熱流動性でかつ熱硬化性のアンダーフィル材料フィルム３を配置し、バンプ２と基板１０の接続端子１１とを位置合わせする（図１（ａ））。この際、アンダーフィル材料フィルム３は、作業の容易性のために、チップもしくはパッケージ１のバンプ２の側、又は、基板１０の接続端子１１の側に予め熱圧着されていてもよい。この工程は、アンダーフィル材料フィルムをポリテトラフルオロエチレン（ＰＴＦＥ）フィルムやシリコーン処理したポリエステルフィルムなどの剥離性フィルムによって覆い、該フィルム上に温度及び圧力をかけることで行なうことができる。予め熱圧着を行う場合には、後述の仮電気接続を行う際に用いられる加熱及び加圧条件と同様の条件で行ってよい。
次に、アンダーフィル材料フィルム３が流動するのに十分な温度と圧力で、チップもしくはパッケージ１とアンダーフィル材料フィルム３と基板１０とを重ねた状態で加熱及び加圧することでバンプ２を接続端子１１に仮電気接続する（図１（ｂ））。また、このような加熱及び加圧工程はパルスヒートボンダーなどのサーマルボンダーを用いて行なえる。ボンダーヘッドはチップサイズより大きいものを用いるべきであり、応力はチップに対して垂直方向に加えられるべきである。本発明の方法では、アンダーフィル材料フィルムの性質にもよるが、好ましくは、１２０〜２２０℃の温度で、０．５〜１０秒間の時間、１〜１０ＭＰａの圧力で熱圧着を行う。この熱圧着によって、アンダーフィル材料は流動し、バンプはアンダーフィル材料を貫通することができる。しかしながら、アンダーフィル材料は塑性流動が起こる降伏点を超える応力でのみ流動する。すなわち、塑性流動が起こる降伏点以下ではアンダーフィル材料は流動しない。このため、続いて行う硬化のための加熱工程においても、アンダーフィル材料フィルムの過度の流動性は抑制され、接続を維持し続けることができる。
この仮電気接続を行った段階で、半導体チップもしくはパッケージ１及び接続後に得られた全体の電子機器２０の動作確認検査を行なう（図１（ｃ））。この動作確認検査は検査装置のプローブ４を得られた電子機器の回路に接触させて電流を流すことにより行われる。
動作確認検査に合格した場合には、さらに加熱を行い、アンダーフィル材料フィルム３を熱硬化（硬化工程）して最終の電子機器２０を得る（図（ｄ））。この段階で、アンダーフィル材料フィルムは硬化して電気接続が安定化される。この加熱硬化工程は、好ましくは、仮電気接続において用いられる温度以下の温度で行われる。このような温度であれば、アンダーフィル材料フィルム３が再流動しあるいは熱膨張して接続が解除されることを防止できるからである。たとえば、仮電気接続が１２０〜２２０℃の温度で行われる場合には、硬化は、たとえば、３０〜１００℃の温度で行われる。３０〜１００℃の温度で硬化を行う場合には、十分な硬化には、たとえば、１〜５時間程度の時間を要する。その後、さらに、完全な硬化を行うために、さらに高い温度、たとえば、１００〜１８０℃の温度で０．５〜３時間程度、さらなるポストキュアを行うと、より信頼性の高い接続が得られる。
一方、動作確認検査に合格しなければ、アンダーフィル材料フィルム３が流動するのに十分な温度及び応力で不良なチップもしくはパッケージ１を取り外す（図１（ｅ））。この取り外しは、好ましくは、仮電気接続において用いた温度とほぼ同程度の温度、たとえば、１２０〜２２０℃の温度で行う。その際、基板１０に対して平行な方向の剪断力を加えながら行うと容易に取り外すことができる。通常、１２０〜２２０℃の温度で０．５〜１０秒間、０．０１〜１ＭＰａの剪断力を加えることによってチップもしくはパッケージ１の取り外しが可能である。チップもしくはパッケージ１の取り外しを行った後に、新たなバンプ付きチップもしくはパッケージを用いて上述の工程を繰り返すことで本発明の実装方法を行なうことができる。
本発明の方法では、ある温度に加熱し、ある応力以上の外力を作用させると、流動性を発現し、さらに加熱することで硬化する、熱流動性でかつ熱硬化性の樹脂を含むアンダーフィル材料フィルムを用いる。このような熱流動性でかつ熱硬化性の樹脂は熱可塑性成分と熱硬化性成分との両方を含む樹脂である。熱可塑性成分と熱硬化性成分とは同一のポリマー化合物中に存在しても、又は、熱可塑性樹脂と、熱硬化性樹脂との混合物であってもよい。熱可塑性成分と熱硬化性成分とが同一のポリマー化合物中に存在する場合の例としては、ポリカプロラクトン変性エポキシ樹脂、ゴム変性エポキシ樹脂などのように、熱可塑性成分で変性されたエポキシ樹脂が挙げられる。さらに別の例としては、熱可塑性樹脂の基本構造にエポキシ基などの熱硬化性基を有するコポリマー樹脂であることができる。このようなコポリマー樹脂としては、例えば、エチレンとグリシジル（メタ）アクリレートとのコポリマーが挙げられる。熱可塑性成分と熱硬化性成分との両方を含む樹脂は、単独で使用してもよいし、又は、さらに別の熱可塑性成分及び／又は熱硬化性成分を含んでもよい。例えば、ポリカプロラクトン変性エポキシ樹脂において、ポリカプロラクトンの分子量が大きい場合には、別の熱可塑性樹脂を含む必要なく、単独で使用できる。充分な熱流動性を確保できるからである。一方、ポリカプロラクトンの分子量が低い場合には他の熱可塑性樹脂を含ませることが有利であることもあり、樹脂組成は当業者により適宜決定されるべきである。
以下において、本発明に好適な具体的な組成物について述べるが本発明はそれに限定されない。アンダーフィル材料フィルムのために特に好適に使用できる組成物は、ポリカプロラクトン変性樹脂を含む。ポリカプロラクトン変性樹脂を含むと、アンダーフィル材料に適度な可とう性を付与して、粘弾性的特性を改善することができる。その結果、アンダーフィル材料が完全に硬化する前でも凝集力を備え、加熱により粘着力を発現する。
このようなアンダーフィル材料フィルムに好適な組成物は、たとえば、ポリカプロラクトン変性フェノキシ樹脂、エポキシ樹脂、エポキシ樹脂用硬化剤及び有機物粒子を含み、あるいは、フェノキシ樹脂、ポリカプロラクトン変性エポキシ樹脂、エポキシ樹脂用硬化剤及び有機物粒子を含み、あるいは、ポリカプロラクトン変性フェノキシ樹脂、ポリカプロラクトン変性エポキシ樹脂、エポキシ樹脂用硬化剤及び有機物粒子を含む。
このようなポリカプロラクトン変性エポキシ樹脂は、例えば、ダイセル化学工業（株）からプラクセルTMＧシリーズの商品名で市販されている。また、ポリカプロラクトン変性フェノキシ樹脂は、例えば、InChemRez Phenoxy（たとえば、Pkcp-80）などの商品名でInChem 社から市販されている。
アンダーフィル材料フィルム組成物は、ポリカプロラクトン変性フェノキシ樹脂もしくはポリカプロラクトン変性エポキシ樹脂以外に、ポリカプロラクトン変性されていないエポキシ樹脂（以下、単に「未変性エポキシ樹脂」とも言う。）が含まれてもよい。この未変性エポキシ樹脂は、本発明の範囲を逸脱しない限り特に限定されず、例えば、ビスフェノールＡ型エポキシ樹脂、ビスフェノールＦ型エポキシ樹脂、ビスフェノールＡジグリシジルエーテル型エポキシ樹脂、フェノールノボラック型エポキシ樹脂、クレゾールノボラック型エポキシ樹脂、フルオレンエポキシ樹脂、グリシジルアミン樹脂、脂肪族エポキシ樹脂、臭素化エポキシ樹脂、フッ素化エポキシ樹脂などが使用可能である。このようなエポキシ樹脂も、変性エポキシ樹脂と同様にフェノキシ樹脂と相溶し易く、アンダーフィル材料からのブリードはほとんどない。特に、アンダーフィル材料が、１００重量部の変性エポキシ樹脂に対して、好適には５０〜２００重量部、より好適には６０〜１４０重量部の未変性エポキシ樹脂を含有していると、耐熱性向上の点で有利である。本発明の実施において、１つの態様では、ビスフェノールＡジグリシジルエーテル型エポキシ樹脂（以下、「ジグリシジルエーテル型エポキシ樹脂」とも言う。）を好ましい未変性エポキシ樹脂として使用することができる。このジグリシジルエーテル型エポキシ樹脂は、液状であり、例えば、アンダーフィル材料の高温特性を改善することができる。例えば、このジグリシジルエーテル型エポキシ樹脂を使用することによって、高温での硬化による耐薬品性やガラス転移温度を改善することが可能となる。また、硬化剤の適用範囲が広がるほか、硬化条件も比較的緩やかである。このようなジグリシジルエーテル型エポキシ樹脂は、例えば、ダウ・ケミカル（ジャパン）社からD.E.R.TM３３２の商品名で市販されている。別の好ましいエポキシ樹脂は東都化成社からYD128で市販されている。
アンダーフィル材料は、上述のポリカプロラクトン変性フェノキシ樹脂又はポリカプロラクトン変性エポキシ樹脂と組み合わせて、好ましくは、メラミン／イソシアヌル酸付加物（以下、「メラミン／イソシアヌル酸錯体」とも言う。）を含有する。有用なメラミン／イソシアヌル酸錯体は、例えば日産化学工業からMC-600の商品名で市販されており、アンダーフィル材料の強靭化、また、アンダーフィル材料の吸湿及び流動性の抑制に効果的である。また、もし、アンダーフィル材料の粘度が低すぎると、アンダーフィル材料はチップ領域からはみ出して広がってしまう。一方、アンダーフィル材料の粘度が高すぎると、仮電気接続を阻害してしまう。それ故、アンダーフィル材料の粘度は厳格に制御されるべきであり、この材料は粘度調節剤として機能する。アンダーフィル材料は、上記の効果を損なうことなく硬化後の脆性を防止するために、このメラミン／イソシアヌル酸錯体を、１００重量部のポリカプロラクトン変性フェノキシ樹脂及びポリカプロラクトン変性エポキシ樹脂の合計量に対して、通常１〜２００重量部の範囲、好適には２〜１００重量部の範囲、より好適には３〜５０重量部の範囲で含有していることができる。
熱硬化性接着剤組成物には、硬化剤が含まれ、変性エポキシ樹脂及び未変性エポキシ樹脂の硬化反応に供する。この硬化剤は、所望とする効果を奏する限り、使用量及び種類が特に限定されるものではない。しかし、耐熱性の向上の観点からは、１００重量部の変性エポキシ樹脂及び未変性エポキシ樹脂に対し、通常は１〜５０重量部の範囲、好適には２〜４０重量部の範囲、より好適には５〜３０重量部の範囲で硬化剤を含んでいる。また、硬化剤としては、以下に列挙するものに限定されるわけではないけれども、例えばアミン硬化剤、酸無水物、ジシアンジアミド、カチオン重合触媒、イミダゾール化合物、ヒドラジン化合物、フェノール等が使用可能である。特に、ジシアンジアミドは、室温での熱的安定性を有する観点から有望な硬化剤として挙げることができる。また、ジグリシジルエーテル型エポキシ樹脂との関係では、脂環式ポリアミン、ポリアミド、アミドアミン又はその変性物を使用することが望ましい。
上記アンダーフィル材料フィルムは、好ましくは有機物粒子を含み、たとえば、アンダーフィル材料フィルムの総質量を基準として、３５〜１００％の有機物粒子を加えることで以下のような効果が奏せられる。有機物粒子の添加により、樹脂は塑性流動性を示す。このような性質を有する樹脂は比較的高い圧力でバンプを押し当てた場合、樹脂が流動してバンプの貫通を可能ならしめる。一方、有機物粒子がアンダーフィル材料フィルムの過度の流動性を抑制し、熱硬化時にバンプと基板の導体間の接圧が低下するのを防ぐ。
また、添加される有機物粒子は、アクリル系樹脂、スチレン−ブタジエン系樹脂、スチレン−ブタジエン−アクリル系樹脂、メラミン樹脂、メラミン−イソシアヌレート付加物、ポリイミド、シリコーン樹脂、ポリエーテルイミド、ポリエーテルスルフォン、ポリエステル、ポリカーボネート、ポリエーテルエーテルケトン、ポリベンゾイミダゾール、ポリアリレート、液晶ポリマー、オレフィン系樹脂、エチレン−アクリル共重合体などの粒子が使用され、そのサイズは、１０μｍ以下、好ましくは５μｍ以下とされる。
アンダーフィル材料フィルムはシリカ、酸化アルミニウム、ガラスビーズなどの無機充填剤を含んでもよい。無機充填剤は硬化後のフィルムの熱膨張係数を低く抑制することができるので、電子機器使用の間の温度変化時に、基板及びチップもしくはパッケージに対する熱応力が生じることを回避することができる。
アンダーフィル材料フィルムは、上述の成分をテトラヒドロフラン（ＴＨＦ）などの適切な溶剤中に溶解し、それを剥離処理された基材上に塗布し、乾燥して基材上にフィルムを形成し、次いで、基材からフィルムを除去することで得ることができる。また、アンダーフィル材料フィルムは、上述の成分を熱溶融させ、それを基材上に塗布し、乾燥して基材上にフィルムを形成し、次いで、基材からフィルムを除去することで得ることができる。
実施例１及び２
１．アンダーフィル材料フィルムの調製
下記の表１に示す組成の溶液を室温にて攪拌し、シリコーン処理されたポリエチレンテレフタレート（ＰＥＴ）フィルム上にナイフコーティングし、１００℃のオーブン中で３０分間乾燥し、さらに、７０℃で６時間の熱処理を行なって、２５μｍの厚さのアンダーフィル材料フィルムを得た。
Figure 2007258207
２．アンダーフィル材料の接着力の測定
厚さ２ｍｍのガラスエポキシ（ＦＲ４）上にアンダーフィル材料フィルムを載せ、その上に、幅１０ｍｍ、厚さ３５μｍの圧延銅箔を置き、１５０℃、２００ｋｇｆ（4.0ＭＰａ）で２０秒間プレスして仮接続を確立した。仮接続しただけのサンプルと、仮接続後に８０℃で２時間の硬化を行ったサンプルに対して、銅箔の端部をガラスエポキシに対して９０°の角度で、引張速度６０ｍｍ／分で剥離した際の荷重を測定し、接着力とした。結果を表２に示す。
Figure 2007258207
３．チップと基板との接続試験
３．１．抵抗測定方法
図２に示すとおりの導体パターンを有する基板上に、図３に示すとおりの２４個の金スタッドバンプを有するチップを熱圧着した。基板は厚さ０．５ｍｍのガラスエポキシ基板（ＦＲ４）であり、基板上の導体パターンは１２μｍの銅箔にニッケル／金メッキを施したものである。この基板上にチップを電気接続すると、ab-ij間に２３個の接続（スタッドバンプと導体）が直列になった回路が形成される。この間の抵抗を４端子測定により測定した。測定は、以下のとおりに作製した、仮接続後のサンプル、仮接続後に接続を解除し、再度仮接続を行ったサンプル、再度仮接続を行った後に硬化したサンプルに対して行った。
３．２．仮接続
チップと基板との間に上述のとおりに調製したアンダーフィル材料フィルムを配置し、パルスヒートボンダー（アビオニクス社製ＴＣＷ−２１５／ＮＡ６６）を用いて荷重２００Ｎ（5.6ＭＰａ）で３秒間熱圧着した。フィルム中に熱電対を埋め込んで樹脂温度を測定した結果、熱圧着時の樹脂温度は最大値で１５５℃であった。
３．３．リペア
上述の３．２．に記載のとおり仮接続を行ったサンプルのチップに対して、２５０℃のコテを当てながら約１ｋｇの剪断荷重を作用させることでチップを取り外した。その際、熱電対を用いて測定した樹脂の温度は１３０℃まで上がった。その後、チップを取り外した場所に、上述の１．に記載のとおりのアンダーフィル材料フィルム（２５μｍ）を熱圧着したチップを再度、上述の仮接続と同一の条件で接続した。
３．４．硬化
上述の３．３．に記載のとおりリペアを行ったサンプルに対して、さらに、８０℃で２時間の硬化を行った。
仮接続後のサンプル、仮接続後に接続を解除し、再度仮接続を行ったサンプル、再度仮接続を行った後に硬化したサンプルに対して行った抵抗測定の結果を下記の表３に示す。それぞれ、４つのサンプルについて測定した。
Figure 2007258207
実施例３
１．アンダーフィル材料フィルムの調製
下記の表４に示す組成の溶液を室温にて攪拌し、シリコーン処理されたポリエチレンテレフタレート（ＰＥＴ）フィルム上にナイフコーティングし、１００℃のオーブン中で２０分間乾燥し、さらに、７０℃で６時間の熱処理を行なって、３０μｍの厚さのアンダーフィル材料フィルムを得た。
このようにして得られたフィルムが塑性流動を示すことを確認するため、アンダーフィル材料の層を2枚の銅板の間に仮接続（200℃、5MPa,1秒）し、銅板間に160oC で2.5 x10 4 Paのせん断応力を作用させながら3時間観察を行ったが流動は全く生じなかった。一方、同じ温度で7.8x104 Paのせん断力を作用させた場合は、顕著な流動が見られた。
Figure 2007258207
２．チップと基板との接続試験
２．１．抵抗測定方法
上述の実施例１及び２に用いたのと同様の方法で行った。
２．２．仮接続
チップと基板との間に上述のセクション１のとおりに調製したアンダーフィル材料フィルムを配置し、パルスヒートボンダー（アビオニクス社製ＴＣＷ−２１５／ＮＡ６６）を用いて荷重１００Ｎ（２．８ＭＰａ）で熱圧着した。フィルム中に熱電対を埋め込んで樹脂温度を測定した結果、熱圧着時の樹脂温度は最大値で２００℃±１０℃であった。１００Ｎの一定荷重は１４０℃±１０℃を下回るまで行い、熱圧着に要した時間は昇温及び降温を含めて全体で４．５秒±０．５秒であった。
２．３．リペア
上述の２．２．に記載のとおり仮接続を行ったサンプルのチップに対して、２５０℃のコテを当てながら約１ｋｇの剪断荷重を作用させることでチップを取り外した。その際、熱電対を用いて測定した樹脂の温度は１３０℃まで上がった。その後、チップを取り外した場所に、上述の１．に記載のとおりのアンダーフィル材料フィルム（３０μｍ）を熱圧着したチップを再度、上述の仮接続と同一の条件で接続した。
２．４．硬化
上述の２．３．に記載のとおりリペアを行ったサンプルに対して、さらに、８０℃で４時間、次いで、１５０℃で２時間の硬化を行った。
仮接続後のサンプル、仮接続後に接続を解除し、再度仮接続を行ったサンプル、再度仮接続を行った後に硬化したサンプルに対して行った抵抗測定の結果を下記の表５に示す。それぞれ、５つのサンプルについて測定した。
Figure 2007258207
本発明の実装方法の工程図を示す。 実施例に用いた基板の導体パターンを示す略図である。 実施例に用いたチップのバンプの配置を示す略図である。
符号の説明
１ バンプ付き半導体チップもしくはパッケージ
２ バンプ
３ アンダーフィル材料フィルム
４ プローブ
１０ 基板
１１ 接続端子
２０ 電子機器

Claims (10)

  1. (a)バンプ付き半導体チップもしくはパッケージと、前記バンプ付き半導体チップもしくはパッケージのバンプを基板上の接続端子に電気接続することで実装を行なう基板とを用意すること、
    (b)前記バンプ付き半導体チップもしくはパッケージと前記基板との間に、熱流動性でかつ熱硬化性のアンダーフィル材料フィルムを配置し、前記バンプと前記基板の接続端子とを位置合わせすること、
    (c)前記アンダーフィル材料フィルムが流動するのに十分な温度及び圧力で加熱及び加圧することで前記バンプを前記接続端子に仮電気接続すること、
    (d)前記半導体チップもしくはパッケージ又は得られた全体の電子機器の動作確認検査を行なうこと、及び、
    (e)前記動作確認検査に合格した場合には、さらに加熱を行い、前記アンダーフィル材料フィルムを熱硬化して最終の電子機器を得ること、又は、前記動作確認検査に合格しなければ、前記アンダーフィル材料フィルムが流動するのに十分な温度及び応力で不良なチップもしくはパッケージを取り外し、その後、新たなバンプ付きチップもしくはパッケージを用いて工程(c)〜(e)の工程を繰り返すこと、
    を含む、バンプ付き半導体チップもしくはパッケージの実装方法。
  2. 前記アンダーフィル材料フィルムはある応力以上では熱流動性であるが、該応力より低い応力では熱流動性がない、請求項１記載の方法。
  3. 工程(c)における仮電気接続前に、前記アンダーフィル材料フィルムは部分的に硬化される、請求項１又は２記載の方法。
  4. 工程(e)における熱硬化のためのさらなる加熱は仮電気接続工程(c)における加熱よりも低い温度でより長時間にわたって行なわれる、請求項１〜３のいずれか１項記載の方法。
  5. 工程(d)において、前記動作確認検査に合格しない場合に、加熱した状態で、前記基板の平面と平行な方向に剪断力を与えることで前記バンプ付き半導体チップもしくはパッケージと前記基板の接続端子との接続を解除する、請求項１〜４のいずれか１項に記載の方法。
  6. 工程(c)において、１２０℃〜２２０℃の温度で０．５〜１０秒間の加熱を行って仮電気接続を行い、工程(e)において、３０℃〜１００℃の温度で１〜５時間の加熱を行って硬化し、電子機器を得る、請求項１〜５のいずれか１項に記載の方法。
  7. 工程(e)における熱硬化のためのさらなる加熱の後に、１００〜１８０℃の温度でポストキュア加熱を行う、請求項１〜６のいずれか１項に記載の方法。
  8. 前記アンダーフィル材料フィルムは、熱可塑性成分と熱硬化性成分の両方を含む、請求項１〜７のいずれか１項に記載の方法。
  9. 前記アンダーフィル材料フィルムはポリカプロラクトン変性された樹脂を含む、請求項８記載の方法。
  10. 前記アンダーフィル材料フィルムは有機物粒子を含む、請求項８又は９記載の方法。
JP2006076625A 2006-03-20 2006-03-20 バンプ付きチップもしくはパッケージの実装方法 Withdrawn JP2007258207A (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2006076625A JP2007258207A (ja) 2006-03-20 2006-03-20 バンプ付きチップもしくはパッケージの実装方法
CN200780007101XA CN101395709B (zh) 2006-03-20 2007-03-08 配备隆起块的芯片或封装组件的封装方法
PCT/US2007/063540 WO2007109428A2 (en) 2006-03-20 2007-03-08 Packaging method of chip or package equipped with bumps
TW096109372A TW200741909A (en) 2006-03-20 2007-03-19 Packaging method of chip or package equipped with bumps

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2006076625A JP2007258207A (ja) 2006-03-20 2006-03-20 バンプ付きチップもしくはパッケージの実装方法

Publications (1)

Publication Number Publication Date
JP2007258207A true JP2007258207A (ja) 2007-10-04

Family

ID=38523148

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2006076625A Withdrawn JP2007258207A (ja) 2006-03-20 2006-03-20 バンプ付きチップもしくはパッケージの実装方法

Country Status (4)

Country Link
JP (1) JP2007258207A (ja)
CN (1) CN101395709B (ja)
TW (1) TW200741909A (ja)
WO (1) WO2007109428A2 (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009182272A (ja) 2008-01-31 2009-08-13 Sanyo Electric Co Ltd 素子搭載用基板およびその製造方法、半導体モジュールおよびその製造方法、ならびに携帯機器
US20110122590A1 (en) * 2009-11-23 2011-05-26 Dow Global Technologies Inc. Epoxy resin formulations for underfill applications

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2833111B2 (ja) * 1989-03-09 1998-12-09 日立化成工業株式会社 回路の接続方法及びそれに用いる接着剤フィルム
JP3036249B2 (ja) * 1992-08-18 2000-04-24 富士通株式会社 チップの実装構造および試験方法
JP3613367B2 (ja) * 1997-01-17 2005-01-26 ヘンケル コーポレイション 熱硬化性樹脂組成物

Also Published As

Publication number Publication date
TW200741909A (en) 2007-11-01
WO2007109428A2 (en) 2007-09-27
CN101395709A (zh) 2009-03-25
WO2007109428A3 (en) 2007-12-13
CN101395709B (zh) 2010-12-22

Similar Documents

Publication Publication Date Title
Lin et al. A review of the influencing factors on anisotropic conductive adhesives joining technology in electrical applications
JP3402267B2 (ja) 電子素子の実装方法
JP5191627B2 (ja) フィルム状接着剤およびこれを用いた半導体装置の製造方法
US20080171182A1 (en) Connection Method of a Flexible Printed Circuit Board with Two Printed Circuit Boards, and Electric or Electronic Component with Parts Connected by the Connection Method
JP2007500455A (ja) 予備適用アンダーフィル封入剤の使用方法
US20090127692A1 (en) Method of connecting a semiconductor package to a printed wiring board
WO2016148121A1 (ja) フリップチップ実装体の製造方法、フリップチップ実装体、および先供給型アンダーフィル用樹脂組成物
JP5788107B2 (ja) 半導体用接着剤
JP2005264109A (ja) フィルム状接着剤およびこれを用いた半導体装置の製造方法
JP6009860B2 (ja) 半導体装置の製造方法
JP6438340B2 (ja) 半導体接合用接着フィルム及び半導体装置の製造方法
JP4876935B2 (ja) エポキシ樹脂組成物及び半導体装置
JP5712884B2 (ja) フィルム状接着剤およびこれを用いた半導体装置の製造方法
JP2000302841A (ja) エポキシ樹脂組成物
JP2007258207A (ja) バンプ付きチップもしくはパッケージの実装方法
JP5771084B2 (ja) 半導体チップ実装体の製造方法及び封止樹脂
EP1153980B1 (en) Epoxy resin composition
JP2013102092A (ja) 半導体装置の製造方法
JP2018160566A (ja) ギャングボンディングプロセス用アンダーフィル絶縁フィルム
JP7066350B2 (ja) 生産性に優れたギャングボンディングプロセス用アンダーフィル絶縁フィルム
JP2012097281A (ja) フィルム状接着剤およびこれを用いた半導体装置の製造方法
JP2021093412A (ja) アンダーフィル用のシート状樹脂組成物、及びそれを用いた半導体装置
JP2014237843A (ja) フィルム状接着剤およびこれを用いた半導体装置の製造方法
JP2012216831A (ja) 半導体チップ実装体の製造方法
JP2013214619A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20090309

A761 Written withdrawal of application

Free format text: JAPANESE INTERMEDIATE CODE: A761

Effective date: 20110404