JP2007243085A - 成膜方法および半導体装置の製造方法 - Google Patents

成膜方法および半導体装置の製造方法 Download PDF

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Abstract

【課題】ＨｆＳｉＯＮ成膜における膜厚ばらつき抑制できる成膜方法を提供する。
【解決手段】工程（ａ）および（ｂ）は、同一の反応室内で実行され、また工程（ｂ）は、工程（ａ）よりも前に実行する。（ａ）製品ウエハ上に高誘電率膜（ＨｆＳｉＯ膜）を形成する第１の膜形成工程、および製品ウエハ上に形成されたＨｆＳｉＯ膜を窒化する第１の窒化工程を含むウエハ処理工程（ｂ）製品ウエハとは別のウエハ（ＮＰＷ）上にＨｆＳｉＯ膜を形成する第２の膜形成工程、およびＮＰＷ上に形成されたＨｆＳｉＯ膜を窒化する第２の窒化工程を含むコーティングラン工程
【選択図】図２

Description

本発明は、成膜方法および半導体装置の製造方法に関する。
デバイスの高集積化に伴い、トランジスタのゲート絶縁膜の薄膜化が進んでいる。それに伴い、ゲートリーク電流の増大が問題になっている。この問題に対し、ゲート絶縁膜に高誘電率膜（Ｈｉｇｈ−ｋ膜）を用いることで、電気的膜厚を薄く保ったまま物理膜厚を厚くし、それによりリーク電流を減らすことが提案されている。
特許文献１には、Ｔａ２Ｏ５等の成膜において成膜特性ばらつきを抑制する技術が開示されている。同文献に記載されているように、直前に行ったＴａ２Ｏ５の成膜からの待機時間に依存して、成膜速度のばらつきにより膜厚がばらつくという問題がある。これは、待機時に酸素が脱離することで、次の成膜作業で酸素を反応室内に導入したとき、脱離した酸素に応じて酸素の一部が反応室の内表面で消費され、ウエハへの供給量が変化するためであるとされている。
同文献においては、この問題に対する解決策として、酸素を流し補うということが挙げられている。また、膜厚ばらつきを抑制する方法として、待機時反応室内を大気圧に保つことも挙げられている。これは、待機時に反応室を減圧下に保持することは酸素の脱離を促進する一方で、大気圧に保持することは酸素の脱離を抑制するということを利用したものである。
特開２００１−３５８４２号公報
ところで、ゲート絶縁膜には、上部のゲート電極と反応性が低く、高温アニールでも結晶化しないことが求められる。これらの要求を満たし、実用化に適した材料として、窒化したハフニウムシリケート膜（ＨｆＳｉＯＮ）が挙げられる。ＨｆＳｉＯＮ膜の成膜には、ＣＶＤ法が用いられることが多い。バッチ式ＣＶＤ装置を用いてＨｆＳｉＯＮ膜を安定して成膜することができれば、高い生産性を確保することができる。
バッチ式ＣＶＤ装置でハフニウムシリケート（ＨｆＳｉＯ）の成膜と窒化とを同一反応室内で連続して行う場合、図６に示すように、直前のバッチの条件によって膜厚が変化してしまう。同図において、棒グラフ（１）および（２）はそれぞれ、直前のバッチがＨｆＳｉＯ成膜およびＮＨ３アニールである場合を示している。縦軸は、膜厚（任意スケール）を表している。また、直前のバッチの条件をそろえても、図７に示すように、炉内の対向ウエハの種類をＨｆＳｉＯとした場合（棒グラフ（１））とＨｆＳｉＯＮとした場合（棒グラフ（２））とで膜厚が変わる問題がある。同図においても縦軸は、膜厚（任意スケール）を表している。
これらは、反応室内壁および対向ウエハの表面窒素濃度によって成膜速度が影響を受けていることを示す。また、バッチ間での膜厚ばらつきは、各バッチ開始時の反応室内壁および対向ウエハ表面の窒素濃度を一定に制御できないことに起因していると考えられる。よって、膜厚ばらつきを抑制するためには、反応室内壁および対向ウエハの表面窒素濃度を一定にする必要がある。
この膜厚ばらつきを抑えるために特許文献１に記載された上述のアイディアを用いると、成膜直前にＮＨ３アニールを行い反応室の内壁と対向ウエハの窒素濃度を飽和させて揃えることと、待機時に反応室内を大気圧に保持しておくこととが考えられる。しかし、実験の結果、これらの方法では成膜の安定性を改善することができないことがわかった。
図８（ａ）および図８（ｂ）は、ＮＨ３アニール前の窒素濃度の違いによる表面窒素濃度の差を説明するためのグラフである。図８（ａ）および図８（ｂ）において、各グラフの縦軸は窒素濃度（任意スケール）を表している。また、横軸ｘは、図９（ａ）および図９（ｂ）に示すように、処理ウエハ９２に対向して配置された対向ウエハ９４の表面（裏面）からの距離、または反応室９６の内壁からの距離を表している。横軸上のａは、対向ウエハ９４上および反応室９６の内壁に成膜されたＨｆＳｉＯ膜の膜厚である。図８（ａ）および図８（ｂ）の各図の上段はアニール前の、下段はアニール後の膜中窒素濃度を示し、ＨｆＳｉＯ膜中の窒素プロファイル（実線）が表されている。また、窒素濃度の飽和点を点線で示している。
まず、成膜直前にＮＨ３アニールを行うことが有効でない理由を説明する。これは、図８（ａ）に示すようにＮＨ３アニール直前での反応室の内壁と対向ウエハの窒素濃度が高い場合、ＮＨ３アニール直後の表面の窒素濃度は飽和して高くなる。逆に、図８（ｂ）に示すようにＮＨ３アニール直前での反応室の内壁と対向ウエハの窒素濃度が低い場合、ＮＨ３アニール後の表面の窒素濃度は飽和濃度に達しないため低くなる。つまり、表面窒素濃度はＮＨ３アニール直前での反応室の内壁と対向ウエハの窒素濃度に大きく依存してしまう。
次に、待機時に反応室内を大気圧にしておくことが有効な手段ではない理由について説明する。図１０は、ＮＨ３アニールしてからの大気中での引き置き時間とＸＰＳにて求めた窒素濃度との関係を示したものである。縦軸が窒素濃度（任意スケール）を表し、横軸が引き置き時間（時間）を表している。この図から、大気中にＨｆＳｉＯＮ膜を放置すると、膜中の窒素濃度が時間の経過につれて減少することがわかる。そのため、反応室を大気圧で保持すると、反応室の内壁と対向ウエハについたＨｆＳｉＯＮ膜中の窒素濃度も時間の経過につれて減少し、膜厚ばらつきが増大することが予想される。
以上のことから、特許文献１に記載された２つの方法、すなわち製品処理前に脱離した物質を直接流してアニールすることで補う方法、および待機時に大気圧に保つことで膜厚ばらつきを抑制する方法は何れも、ＨｆＳｉＯＮ成膜における膜厚ばらつき抑制に適用できないということがわかる。
本発明による成膜方法は、ウエハ上に高誘電率膜を形成する第１の膜形成工程、および上記ウエハ上に形成された上記高誘電率膜を窒化する第１の窒化工程を含むウエハ処理工程と、上記ウエハとは別のウエハ上に上記高誘電率膜を形成する第２の膜形成工程、および上記別のウエハ上に形成された上記高誘電率膜を窒化する第２の窒化工程を含むコーティングラン工程と、を含み、上記ウエハ処理工程および上記コーティングラン工程は、同一の反応室内で実行され、上記コーティングラン工程は、上記ウエハ処理工程よりも前に実行されることを特徴とする。
この成膜方法においては、ウエハ処理工程を実行する前に、コーティングラン工程を実行する。このコーティングラン工程においては、ウエハ処理の対象となるウエハ（製品ウエハと呼ぶ）とは別のウエハ（ＮＰＷ：Non Product Waferと呼ぶ）に対して、膜形成工程および窒化工程が連続して行われる。かかるコーティングラン工程を経てウエハ処理工程を実行することにより、ウエハ処理の直前における反応室内壁および対向ウエハの表面窒素濃度を一定に制御することが可能となる。このため、膜厚ばらつきを抑制することができる。
ここで、高誘電率膜は、シリコン酸化膜よりも比誘電率の高い膜である。高誘電率膜は、比誘電率が１０以上の材料により構成されていることが好ましい。高誘電率膜としては、例えば、Ｈｆ、Ｚｒおよびランタノイド元素からなる群から選択される一または二以上の元素を含む、酸化膜またはシリケート膜が挙げられる。
また、本発明による半導体装置の製造方法は、上記成膜方法を用いて、窒素を含む高誘電率膜を成膜する工程を含むことを特徴とする。この製造方法においては、上述の成膜方法が用いられているため、膜厚ばらつきが抑制された高誘電率膜を備える半導体装置が得られる。
本発明によれば、ＨｆＳｉＯＮ膜を含む種々の高誘電率膜の膜厚ばらつきを抑制することが可能な成膜方法およびそれを用いた半導体装置の製造方法が実現される。
以下、図面を参照しつつ、本発明による成膜方法および半導体装置の製造方法の好適な実施形態について詳細に説明する。なお、図面の説明においては、同一要素には同一符号を付し、重複する説明を省略する。
本発明の一実施形態に係る成膜方法は、下記工程（ａ）および（ｂ）を含むものである。ただし、これらの工程（ａ）および（ｂ）は、同一の反応室内で実行される。また、工程（ｂ）は、工程（ａ）よりも前に実行される。本実施形態において成膜される高誘電率膜は、ＨｆＳｉＯＮ膜である。
（ａ）ウエハ（以下、「製品ウエハ」という）上に高誘電率膜（ＨｆＳｉＯ膜）を形成する第１の膜形成工程、および製品ウエハ上に形成されたＨｆＳｉＯ膜を窒化する第１の窒化工程を含むウエハ処理工程
（ｂ）ＮＰＷ上と、反応室内壁とにＨｆＳｉＯ膜を形成する第２の膜形成工程、およびＮＰＷ上と反応室内壁とに形成されたＨｆＳｉＯ膜を窒化する第２の窒化工程を含むコーティングラン工程
ここで、第２の膜形成工程においては、窒素のＨｆＳｉＯ膜中の拡散長以上の厚みをもつＨｆＳｉＯ膜を形成することが好ましい。ここでいう拡散長は、第２の窒化工程における反応室内の温度での拡散長である。また、工程（ａ）は、工程（ｂ）の終了後２４時間以内に開始されることが好ましい。また、第１の膜形成工程は、製品ウエハとＮＰＷとが互いに対向して配置された状態で実行されることが好ましい。このＮＰＷは、コーティングラン工程で処理されたＮＰＷである。
また、本発明の一実施形態に係る半導体装置の製造方法は、上記成膜方法を用いて、窒素を含む高誘電率膜を成膜する工程を含むものである。
続いて、本実施形態の効果を説明する。本実施形態においては、ウエハ処理工程を実行する前に、コーティングラン工程を実行している。このコーティングラン工程においては、ＮＰＷおよび反応室内壁に対して、膜形成工程および窒化工程が連続して行われている。かかるコーティングラン工程を経てウエハ処理工程を実行することにより、ウエハ処理の直前における反応室内壁および対向ウエハの表面窒素濃度を一定に制御することが可能となる。このため、膜厚ばらつきを抑制することができる。
第２の膜形成工程において上記拡散長以上の厚みをもつＨｆＳｉＯ膜を形成した場合、後述する実施例にて示すように、膜厚ばらつきを一層効果的に抑制することができる。
本実施形態においては、高誘電率膜としてＨｆＳｉＯＮ膜を成膜している。ＨｆＳｉＯＮ膜は、上述のとおり、ゲート絶縁膜として用いられた場合、ゲート電極との反応性が低い、および高温アニールでも結晶化しないという２つの条件を満たす。そのうえ、実用化にも適した材料である。したがって、ＨｆＳｉＯＮ膜を安定的に成膜することは重要であり、その膜厚ばらつきを抑制できる本発明が特に有用となる。
ウエハ処理工程をコーティングラン工程の終了後２４時間以内に開始した場合、膜厚ばらつきを一層効果的に抑えることができる。
製品ウエハとＮＰＷとを互いに対向して配置した状態で第１の膜形成工程を実行した場合、膜厚ばらつきを一層効果的に抑えることができる。
また、本実施形態に係る半導体装置の製造方法においては、上述の成膜方法が用いられているため、膜厚ばらつきが抑制された高誘電率膜を備える半導体装置が得られる。よって、信頼性に優れた半導体装置を得るのに適した製造方法が実現されている。
図１は、本実施例で用いたバッチ式のＣＶＤ装置を示す模式図である。本装置は、減圧下でウエハに薄膜形成を行う反応室１、この反応室１へ反応ガス等を供給するガス供給系２、反応室１のガスを排気する排気系３、およびウエハを搬送する搬送系４を備えている。また、本装置は、大気の巻き込みを防ぐため、反応室１の前段にロードロック室５を備えている。反応室１内のウエハの加熱は、反応室１を取り囲むヒータ６の輻射熱により行われる。
図２は、本実施例の成膜フローを示している。まず、コーティングラン工程を以下のように実行した。この工程では、ＮＰＷのみを炉内にロードし、製品ウエハはロードしない。ＮＰＷは、搬送系４により、ロードロック室５にあるボートに挿入される。ボートが反応室１の内部まで上昇することにより、ＮＰＷが反応室１内の所定の位置に配置される。その状態で、ＨｆＳｉＯ膜の成膜を実行した。これに続いて、同一バッチ内でＮＨ３アニールを実行した。
このとき、ＨｆＳｉＯ膜の成膜条件は、次のとおりとした。
膜厚：１．５ｎｍ程度
温度：２００〜３００℃
反応ガス：ＨＴＢ（ハフニウムターシャルブトキシ：Ｈｆ（Ｏ−ｔＣ４Ｈ９）４）、およびＳｉ２Ｈ６
また、ＮＨ３アニールの条件は、次のとおりとした。
温度：７００〜８００℃
時間：１０〜６０分
コーティングラン工程の終了後、ボートが反応室１からロードロック室５に下ろされ、搬送系４によりキャリアに戻される。これに引き続き、製品ウエハと上記ＮＰＷとを搬送系４により、ロードロック室５にあるボートに挿入する。その後、ボートを反応室１内部まで上昇させ、反応室１内で、ＨｆＳｉＯ成膜およびＮＨ３アニールを連続して行うことにより、ＨｆＳｉＯＮ膜の成膜を実行した。このとき、上記ＮＰＷを対向ウエハとして用いた。これにより、コーティングランから製品ウエハの成膜までの待機時間をなくす、あるいはあったとしてもウエハの搬送に関係する時間のみとすることができる。
図３（ａ）および図３（ｂ）を参照しつつ、第２の膜形成工程において形成するＨｆＳｉＯ膜の好ましい膜厚について説明する。図３（ａ）および図３（ｂ）の棒グラフ（１）および（２）はそれぞれコーティングランをはさんで同一条件で成膜したときの膜厚であり、図３（ａ）および図３（ｂ）はそれぞれ第２の膜形成工程において形成するＨｆＳｉＯ膜の膜厚が１．５ｎｍ程度および０．７ｎｍ程度の場合に相当する。縦軸は、膜厚（任意スケール）を表している。
これらの図から、上記膜厚が０．７ｎｍの場合よりも１．５ｎｍの場合の方が、膜厚ばらつきが小さくなることがわかる。
図４（ａ）および図４（ｂ）は０．７ｎｍのコーティングラン成膜を、図５（ａ）および図５（ｂ）は１．５ｎｍのコーティングラン成膜を行う場合のＨｆＳｉＯ膜中窒素プロファイルを示す。各グラフの縦軸および横軸の意味は、図８（ａ）および図８（ｂ）と同様である。また、各図の前段、中段および後段のグラフは、それぞれ、コーティングラン前、コーティングラン成膜の直後、およびコーティングラン成膜に続く窒化の直後の状態を示している。
これらの図４および図５を参照しつつ、膜厚が０．７ｎｍの場合よりも１．５ｎｍの場合の方が、膜厚ばらつきが小さくなる理由を説明する。すなわち、０．７ｎｍ程度のコーティングランでは、ＮＨ３アニールによって導入された窒素はＨｆＳｉＯ膜の下地まで拡散する。よって、図４（ａ）に示すように下地の窒素濃度が高かった場合、ＨｆＳｉＯ膜表面の窒素濃度は高くなる。逆に、図４（ｂ）に示すように下地の窒素濃度が低かった場合、ＨｆＳｉＯ膜表面の窒素濃度は低いままである。つまり、０．７ｎｍ程度のコーティングランでは、表面の窒素濃度がコーティングラン前の窒素濃度に多少なりとも依存する。
一方、図５（ａ）および図５（ｂ）からわかるように、１．５ｎｍ程度のコーティングランを行うと、コーティングランで導入した窒素は膜の下方まで充分に拡散できないため、下地の窒素量の大小にかかわらずコーティングラン後の窒素濃度は一定となる。図５（ａ）および図５（ｂ）は、それぞれ下地の窒素濃度が高かった場合および低かった場合である。
このように、ＨｆＳｉＯ膜中の窒素の拡散長と同程度以上のＨｆＳｉＯ成膜を行い、一定のＮＨ３アニールを行うことで表面の窒素濃度を揃えられることがわかる。ＨｆＳｉＯ膜の好ましい膜厚は、窒化プロセスに依存し、温度による窒素の拡散長により決められる。例えば、７００〜７５０℃のとき１．０ｎｍ程度、７５０℃〜８００℃のとき１．５ｎｍ程度である。
また、コーティングラン工程の終了からウエハ処理工程までの時間間隔を極力短くすることにより、待機時間中の窒素の脱離を防ぐことができる。また、上記時間間隔を一定に保てば、窒素の脱離が起こっても、表面の窒素濃度が揃い、それにより成膜が安定すると考えられる。
本発明による成膜方法および半導体装置の製造方法は、上記実施形態に限定されるものではなく、様々な変形が可能である。例えば、上記実施形態においてはＨｆＳｉＯＮ膜を成膜する例を示したが、成膜される高誘電率膜は、窒素を含むものであれば、ＨｆＳｉＯＮ膜以外の高誘電率膜であってもよい。
実施例で用いたバッチ式のＣＶＤ装置を示す模式図である。 実施例の成膜フローを示す図である。 （ａ）および（ｂ）は、第２の膜形成工程において形成するＨｆＳｉＯ膜の好ましい膜厚について説明するためのグラフである。 （ａ）および（ｂ）は、第２の膜形成工程において形成するＨｆＳｉＯ膜の好ましい膜厚について説明するためのグラフである。 （ａ）および（ｂ）は、第２の膜形成工程において形成するＨｆＳｉＯ膜の好ましい膜厚について説明するためのグラフである。 直前バッチ種類とデポレートとの関係を示すグラフである。 対向ウェハの種類とデポレートとの関係を示すグラフである。 （ａ）および（ｂ）は、ＮＨ３アニール前の窒素濃度の違いによる表面窒素濃度の差について説明するためのグラフである。 （ａ）および（ｂ）は、図８（ａ）および図８（ｂ）のグラフの横軸の意味を説明するための図である。 ＮＨ３アニール後の引き置き時間と窒素濃度との関係を示すグラフである。
符号の説明
１ 反応室
２ ガス供給系
３ 排気系
４ 搬送系
５ ロードロック室
６ ヒータ
９２ 処理ウエハ
９４ 対向ウエハ
９６ 反応室

Claims (6)

  1. ウエハ上に高誘電率膜を形成する第１の膜形成工程、および前記ウエハ上に形成された前記高誘電率膜を窒化する第１の窒化工程を含むウエハ処理工程と、
    前記ウエハとは別のウエハ上に前記高誘電率膜を形成する第２の膜形成工程、および前記別のウエハ上に形成された前記高誘電率膜を窒化する第２の窒化工程を含むコーティングラン（Coating Run）工程と、を含み、
    前記ウエハ処理工程および前記コーティングラン工程は、同一の反応室内で実行され、
    前記コーティングラン工程は、前記ウエハ処理工程よりも前に実行されることを特徴とする成膜方法。
  2. 請求項１に記載の成膜方法において、
    前記第２の膜形成工程においては、前記第２の窒化工程における前記反応室内の温度での窒素の前記高誘電率膜中の拡散長以上の厚みをもつ前記高誘電率膜を形成する成膜方法。
  3. 請求項１または２に記載の成膜方法において、
    前記高誘電率膜は、ＨｆＳｉＯ膜である成膜方法。
  4. 請求項１乃至３いずれかに記載の成膜方法において、
    前記ウエハ処理工程は、前記コーティングラン工程の終了後２４時間以内に開始される成膜方法。
  5. 請求項１乃至４いずれかに記載の成膜方法において、
    前記第１の膜形成工程は、前記ウエハと前記別のウエハとが互いに対向して配置された状態で実行される成膜方法。
  6. 請求項１乃至５いずれかに記載の成膜方法を用いて、窒素を含む高誘電率膜を成膜する工程を含むことを特徴とする半導体装置の製造方法。
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