JP2007234789A - 半導体装置および半導体装置の製造方法 - Google Patents
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Abstract
【課題】合金化されたバックゲート構造を持つ電界効果型トランジスタを実現する。
【解決手段】BOX層4、半導体層5、BOX層6および半導体層7を半導体基板1上に順次積層し、ソース/ドレイン層10a、10bおよびゲート電極8上に合金層11a、11b、11cをそれぞれ形成した後、開口部13にて露出された半導体層5の側壁が覆われるようにサイドウォール14を形成し、金属層15が形成された半導体層5の熱処理を行うことにより、金属層15と半導体層5の合金反応を半導体層5の膜厚方向に進めるとともに、金属層15と半導体層5の合金反応を半導体層5の横方向に進め、ゲート電極8下に配置された合金層16を半導体層5に形成する。
【選択図】図1
【解決手段】BOX層4、半導体層5、BOX層6および半導体層7を半導体基板1上に順次積層し、ソース/ドレイン層10a、10bおよびゲート電極8上に合金層11a、11b、11cをそれぞれ形成した後、開口部13にて露出された半導体層5の側壁が覆われるようにサイドウォール14を形成し、金属層15が形成された半導体層5の熱処理を行うことにより、金属層15と半導体層5の合金反応を半導体層5の膜厚方向に進めるとともに、金属層15と半導体層5の合金反応を半導体層5の横方向に進め、ゲート電極8下に配置された合金層16を半導体層5に形成する。
【選択図】図1
Description
本発明は半導体装置に関し、特に、シリサイド化されたバックゲートを持つ電界効果型トランジスタに適用して好適なものである。
電界効果型トランジスタの微細化に対応しつつ、電界効果型トランジスタの高速化および低消費電力化を両立させるために、SOI(Silicon on insulator)トランジスタにバックゲート構造を持たせる方法がある。
また、例えば、非特許文献1には、SiとSiGeの選択比の違いを利用することでバックゲート構造を持つ電界効果型トランジスタを製造する方法が開示されている。この非特許文献1に開示された方法では、Si基板上にSi/SiGe層を成膜し、SiとSiGeとの選択比の違いを利用してSiGe層のみを選択的に除去することにより、Si基板とSi層との間に空洞部を形成する。そして、空洞部が形成されたSi層の表面にゲート絶縁膜を形成してから、リンドープされた多結晶シリコンを空洞部内に埋め込むことで、Si層の上下を多結晶シリコンで挟み込み、ダブルゲート構造を形成する。
S.Harrison et al,IEDM Tech.Dig.,pp.449−452,December(2003)
また、例えば、非特許文献1には、SiとSiGeの選択比の違いを利用することでバックゲート構造を持つ電界効果型トランジスタを製造する方法が開示されている。この非特許文献1に開示された方法では、Si基板上にSi/SiGe層を成膜し、SiとSiGeとの選択比の違いを利用してSiGe層のみを選択的に除去することにより、Si基板とSi層との間に空洞部を形成する。そして、空洞部が形成されたSi層の表面にゲート絶縁膜を形成してから、リンドープされた多結晶シリコンを空洞部内に埋め込むことで、Si層の上下を多結晶シリコンで挟み込み、ダブルゲート構造を形成する。
S.Harrison et al,IEDM Tech.Dig.,pp.449−452,December(2003)
しかしながら、非特許文献1に開示された方法では、上側のゲート電極はシリサイド化することができるが、下側のゲート電極はシリサイド化することができない。このため、上側のゲート電極は低抵抗化することができるが、下側のゲート電極は低抵抗化することができなくなり、動作速度を十分に高くすることができないという問題があった。また、下側のゲート電極のドーピングがnチャンネル電界効果型トランジスタとpチャンネル電界効果型トランジスタとで同じように行われるため、nチャンネル電界効果型トランジスタとpチャンネル電界効果型トランジスタとで最適な閾値制御ができないという問題があった。例えば、リンがドーピングされた場合、pチャンネル電界効果型トランジスタでは、閾値が高くなり過ぎるという問題があった。
そこで、本発明の目的は、合金化されたバックゲート構造を持つ電界効果型トランジスタを実現することが可能な半導体装置および半導体装置の製造方法を提供することである。
上述した課題を解決するために、本発明の一態様に係る半導体装置によれば、バックゲート電極を持つ電界効果型トランジスタが形成された半導体装置において、前記バックゲート電極は横方向に向かって合金化されていることを特徴とする。
これにより、バックゲート電極上に電界効果型トランジスタが形成されている場合においても、電界効果型トランジスタが妨げになることなく、バックゲート電極を合金化することができる。このため、上側のゲート電極だけでなく、下側のゲート電極も低抵抗化すさることができ、動作速度を十分に高くすることが可能となるとともに、nチャンネル電界効果型トランジスタとpチャンネル電界効果型トランジスタとで閾値を適切に設定することが可能となる。
これにより、バックゲート電極上に電界効果型トランジスタが形成されている場合においても、電界効果型トランジスタが妨げになることなく、バックゲート電極を合金化することができる。このため、上側のゲート電極だけでなく、下側のゲート電極も低抵抗化すさることができ、動作速度を十分に高くすることが可能となるとともに、nチャンネル電界効果型トランジスタとpチャンネル電界効果型トランジスタとで閾値を適切に設定することが可能となる。
また、本発明の一態様に係る半導体装置によれば、半導体基板上に形成された第1BOX層と、前記第1BOX層上に形成され、横方向に向かって合金化されたバックゲート電極と、前記バックゲート電極上に形成された第2BOX層と、前記第2BOX層上に形成された半導体層と、前記半導体層に形成された電界効果型トランジスタとを備えることを特徴とする。
これにより、バックゲート電極上の半導体層に電界効果型トランジスタが形成されている場合においても、電界効果型トランジスタが妨げになることなく、バックゲート電極を合金化することができる。このため、上側のゲート電極だけでなく、下側のゲート電極も低抵抗化すさることができ、動作速度を十分に高くすることが可能となる。
また、本発明の一態様に係る半導体装置の製造方法によれば、第1BOX層、第1半導体層、第2BOX層および第2半導体層が順次積層された積層構造を半導体基板上に形成する工程と、前記第2半導体層上に絶縁層を形成する工程と、前記第1半導体層を露出させる開口部を前記絶縁層、前記第2BOX層および前記第2半導体層に形成する工程と、前記開口部にて露出された前記第2半導体層の側壁を覆うサイドウォールを形成する工程と、前記開口部にて露出された前記第2半導体層の表面を覆う金属膜を形成する工程と、前記開口部を介して前記金属膜と前記第2半導体層とを反応させることにより、前記第2半導体層を横方向に向かって合金化させる工程と、未反応の金属膜を除去する工程とを備えることを特徴とする。
これにより、第1半導体層上の第2半導体層に電界効果型トランジスタが形成されている場合においても、電界効果型トランジスタが妨げになることなく、第1半導体層を合金化することが可能となるとともに、第2半導体層の側壁をサイドウォールにて覆うことで、第2半導体層の合金反応を横方向に進めることなく、第1半導体層の合金反応を横方向に進めることができ、合金化されたバックゲート構造を持つ電界効果型トランジスタを形成することができる。
以下、本発明の実施形態に係る半導体装置およびその製造方法について図面を参照しながら説明する。
図1および図2は、本発明の一実施形態に係る半導体装置の製造方法を示す断面図である。
図1および図2は、本発明の一実施形態に係る半導体装置の製造方法を示す断面図である。
図1(a)において、半導体基板1には、半導体基板1を水平方向に素子分離するSTI(Shallow Trench Isolation)構造3が形成され、STI構造3の周囲にはLOCOS(Local Oxdation of Silicon)構造2が形成されている。そして、半導体基板1上には、BOX(Buried Oxide)層4、半導体層5、BOX層6および半導体層7が順次積層されている。なお、半導体基板1および半導体層5、7の材質としては、例えば、Si、Ge、SiGe、GaAs、InP、GaP、GaN、SiCなどを用いることができる。また、半導体層5、7としては、単結晶半導体層の他、多結晶半導体層またはアモルファス半導体層を用いるようにしてもよい。また、BOX層4、半導体層5、BOX層6および半導体層7が順次積層された積層構造を半導体基板1上に形成する方法としては、例えば、SBSI法を用いることができる。このSBSI法では、Si基板上にSi/SiGe/Si/SiGe層を成膜し、SiとSiGeとのエッチングレートの違いを利用してSiGe層のみを選択的に除去することにより、Si基板とSi層との間に空洞部を形成する。そして、空洞部内に露出されたSiの熱酸化を行うことにより、Si基板とSi層との間にSiO2層を埋め込み、Si基板とSi層との間にBOX層4、6を形成することができる。また、熱酸化の代わりにCVDなどの方法で空洞部内を絶縁膜で埋め込んでも良い。
なお、BOX層4の膜厚は、BOX層6の膜厚よりも厚いことが好ましい。これにより、半導体層7をバックゲート電極として用いた場合においても、バックゲート電極と半導体基板1との結合容量を小さくしつつ、半導体層7に形成されるチャネル領域とバックゲート電極との結合容量を大きくすることができ、半導体層7に形成される電界効果型トランジスタの閾値制御を効率よく行うことができる。ここで、BOX層4、半導体層5、BOX層6および半導体層7の積層構造をSBSI法にて形成することにより、BOX層4、6の膜厚を容易に制御することが可能となり、BOX層4の膜厚をBOX層6の膜厚よりも容易に厚くすることができる。
次に、図1(b)に示すように、半導体層7の表面の熱酸化を行うことにより、半導体層7の表面にゲート絶縁膜を形成する。そして、ゲート絶縁膜が形成された半導体層7上にCVDなどの方法にて多結晶シリコン層を形成する。そして、フォトリソグラフィー技術およびエッチング技術を用いて多結晶シリコン層をパターニングすることにより、半導体層7上にゲート電極8を形成する。
次に、ゲート電極8をマスクとして、As、P、Bなどの不純物を半導体層7内にイオン注入することにより、ゲート電極8の両側にそれぞれ配置された低濃度不純物導入層からなるLDD層を半導体層7に形成する。そして、LDD層が形成された半導体層7上にCVDなどの方法にて絶縁層を形成し、RIEなどの異方性エッチングを用いて絶縁層をエッチバックすることにより、ゲート電極8の側壁にサイドウォール9を形成する。そして、ゲート電極8およびサイドウォール9をマスクとして、As、P、Bなどの不純物を半導体層7内にイオン注入することにより、サイドウォール9の側方にそれぞれ配置された高濃度不純物導入層からなるソース/ドレイン層10a、10bを半導体層7に形成する。
次に、スパッタリングなどの方法により、ソース/ドレイン層10a、10bが形成された半導体層7上に金属層を形成する。ここで、金属層は合金化が可能なもので、例えば、Ti膜、Co膜、W膜、Mo膜、Ni膜またはPt膜などを用いることができる。そして、金属層が形成された半導体層7の熱処理を行い、金属層と半導体層7およびゲート電極8の合金反応を起こさせることにより、ソース/ドレイン層10a、10bおよびゲート電極8上に合金層11a、11b、11cをそれぞれ形成する。そして、ウェットエッチングを行うことにより、未反応の金属層を除去する。なお、合金層11a、11b、11cとしては、半導体層7がSiの場合、シリサイド、半導体層7がGeの場合、ゲルマノサイドを形成することができる。
次に、図1(c)に示すように、CVDなどの方法により、合金層11a、11b、11c全体が覆われるようにして半導体基板1上に絶縁層12を形成する。そして、フォトリソグラフィー技術およびエッチング技術を用いて絶縁層12、合金層11b、ドレイン層10bおよびBOX層6をパターニングすることにより、半導体層5の表面の一部を露出させる開口部13を形成する。なお、絶縁層12の材料としては、例えば、シリコン酸化膜またはシリコン窒化膜を用いることができる。
次に、図1(d)に示すように、CVDなどの方法により、半導体基板1上の全面に絶縁層を形成し、RIEなどの異方性エッチングを用いて絶縁層をエッチバックすることにより、開口部13にて露出された半導体層5の側壁が覆われるようにサイドウォール14を形成する。なお、サイドウォール14の材料としては、例えば、シリコン酸化膜またはシリコン窒化膜を用いることができる。
次に、図2(a)に示すように、スパッタリングなどの方法により、開口部13にて露出された半導体層5上に金属層15を形成する。ここで、金属層15は合金化が可能なもので、例えば、Ti膜、Co膜、W膜、Mo膜、Ni膜またはPt膜などを用いることができる。なお、金属層15は、半導体層5が膜厚方向に全て合金化するとともに、半導体層5の横方向に合金化を進めるために十分な膜厚に設定する。
次に、図2(b)に示すように、金属層15が形成された半導体層5の熱処理を行い、金属層15と半導体層5の合金反応を半導体層5の膜厚方向に進めるとともに、金属層15と半導体層5の合金反応を半導体層5の横方向に進めることにより、ゲート電極8下に配置された合金層16を半導体層5に形成する。そして、ウェットエッチングを行うことにより、未反応の金属層15を除去する。なお、合金層16としては、半導体層5がSiの場合、シリサイド、半導体層5がGeの場合、ゲルマノサイドを形成することができる。
次に、図2(c)に示すように、CVDなどの方法により、半導体基板1上の全面に層間絶縁層17を堆積する。そして、層間絶縁層17を介して合金層11a、11bおよび合金層16にそれぞれ接続された配線層18a〜18cを層間絶縁層17上に形成する。
次に、図2(c)に示すように、CVDなどの方法により、半導体基板1上の全面に層間絶縁層17を堆積する。そして、層間絶縁層17を介して合金層11a、11bおよび合金層16にそれぞれ接続された配線層18a〜18cを層間絶縁層17上に形成する。
これにより、半導体層5上の半導体層7に電界効果型トランジスタが形成されている場合においても、電界効果型トランジスタが妨げになることなく、半導体層5を合金化することが可能となるとともに、半導体層7の側壁をサイドウォール14にて覆うことで、半導体層7の合金反応を横方向に進めることなく、半導体層5の合金反応を横方向に進めることができ、合金化されたバックゲート構造を持つ電界効果型トランジスタを形成することができる。このため、ゲート電極8だけでなく、ゲート電極8下のバックゲート電極も低抵抗化すさることができ、動作速度を十分に高くすることが可能となるとともに、バックゲート電極の仕事関数をミッドギャップ付近に位置させることができ、nチャンネル電界効果型トランジスタとpチャンネル電界効果型トランジスタとで閾値を適切に設定することが可能となる。
1 半導体基板、2 LOCOS構造、3 STI構造、4、6 BOX層、5、7 半導体層、8 ゲート電極、9、14 サイドウォール、10a、10b ソース/ドレイン層、11a、11b、11c、16 合金層、12 絶縁膜、13 開口部、15 金属層、17 層間絶縁層、18a〜18c 配線層
Claims (3)
- バックゲート電極を持つ電界効果型トランジスタが形成された半導体装置において、
前記バックゲート電極は合金化されていることを特徴とする半導体装置。 - 半導体基板上に形成された第1BOX層と、
前記第1BOX層上に形成され、合金化されたバックゲート電極と、
前記バックゲート電極上に形成された第2BOX層と、
前記第2BOX層上に形成された半導体層と、
前記半導体層に形成された電界効果型トランジスタとを備えることを特徴とする半導体装置。 - 第1BOX層、第1半導体層、第2BOX層および第2半導体層が順次積層された積層構造を半導体基板上に形成する工程と、
前記第2半導体層上に絶縁層を形成する工程と、
前記第1半導体層を露出させる開口部を前記絶縁層、前記第2BOX層および前記第2半導体層に形成する工程と、
前記開口部にて露出された前記第2半導体層の側壁を覆うサイドウォールを形成する工程と、
前記開口部にて露出された前記第2半導体層の表面を覆う金属膜を形成する工程と、
前記開口部を介して前記金属膜と前記第2半導体層とを反応させることにより、前記第2半導体層を横方向に向かって合金化させる工程と、
未反応の金属膜を除去する工程とを備えることを特徴とする半導体装置の製造方法。
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Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006053318A JP2007234789A (ja) | 2006-02-28 | 2006-02-28 | 半導体装置および半導体装置の製造方法 |
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Cited By (1)
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JP2013105982A (ja) * | 2011-11-16 | 2013-05-30 | Renesas Electronics Corp | 半導体装置および半導体装置の製造方法 |
-
2006
- 2006-02-28 JP JP2006053318A patent/JP2007234789A/ja active Pending
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