JP2007189701A

JP2007189701A - ビデオデータデコーディング方法及び装置

Info

Publication number: JP2007189701A
Application number: JP2007004780A
Authority: JP
Inventors: Nak-Hee Seong; 洛煕成; Jae-Hong Park; 朴　宰弘; Young-Jun Kwon; 寧濬權; Tai Sun Kim; 泰善金; Seon-Young Yeo; 先榮呂; Sang-Hoon Lee; 尚勳李
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 2006-01-13
Filing date: 2007-01-12
Publication date: 2007-07-26

Abstract

【課題】ビデオデコーダを提供する。
【解決手段】基準画面のピクセルラインを第１メモリ装置と第２メモリ装置とに分けて保存し、第１及び第２メモリ装置からピクセルブロックを読み取り、次の画面を生成するためにピクセルブロックを処理するビデオデコーダである。第１及び第２メモリ装置からの読み取りを時間上に互いに重ねることによって、レイテンシを最小化させ、これにより、速いビデオデコーディングが可能になる。
【選択図】図４

Description

本発明は、ビデオデコーディングに係り、特に複数のメモリ装置を利用して基準画面を保存するビデオデコーディングに関する。

図１に示すように、一般的に、ビデオデコーダ１０２は、圧縮されたビデオデータから画面を生成する。特定の圧縮解除技術によれば、ビデオデコーダ１０２は、メモリ装置１０４に保存された基準画面１０６から次の画面を生成する。基準画面１０６は、複数のピクセルラインで構成される。図２のそれぞれの数字は、基準画面の一つのピクセルに対応するデータを意味する。基準画面１０６のそれぞれのピクセルラインは、ディスプレイ装置のラスター走査ラインに対応しうる。

前記次の画面を生成するために、ビデオデコーダ１０２は、ピクセルデータのブロック１０８を一回に読み取って処理できる。一般的に、他のピクセルラインのデータが非連続的なアドレスに保存される。したがって、ビデオデコーダ１０２は、ブロック１０８に含まれる複数のピクセルラインをメモリ装置１０４から読み取るために、複数の読み取り要請を発生させる。

図３は、第１ピクセルライン（図２のＬｉｎｅ１）及び第２ピクセルライン（図２のＬｉｎｅ２）からピクセルデータを読み取るための複数の読み取り命令ＲＥＱ＿１，ＲＥＱ＿２が印加されるタイミングを示す。第１読み取り命令ＲＥＱ＿１は、第１タイミングＴ１にメモリ装置１０４に伝達される。第１タイミングＴ１から第１レイテンシＬＡＴ＿１を経た後、第１ピクセルラインのピクセルデータは、時間区間ＲＥＡＤ１（すなわち、Ｔ４−Ｔ３）の間に、メモリ装置１０４からビデオデコーダ１０２に伝達される。

また、第２読み取り命令ＲＥＱ＿２は、第２タイミングＴ２にメモリ装置１０４に伝達される。第２タイミングＴ２から第２レイテンシＬＡＴ＿２を経た後、第２ピクセルラインのピクセルデータは、時間区間ＲＥＡＤ２（すなわち、Ｔ５−Ｔ４）の間に、メモリ装置１０４からビデオデコーダ１０２に伝達される。

図３に示すように、時間区間ＲＥＡＤ１が完了するまでに、時間区間ＲＥＡＤ２は始まらない。これにより、ビデオデコーディングのレイテンシが増加するという問題がある。

本発明が解決しようとする課題は、複数のメモリ装置を利用して基準画面を保存するビデオデータデコーディング方法を提供することである。

本発明が解決しようとする他の課題は、複数のメモリ装置を利用して基準画面を保存するビデオデータデコーディング装置を提供することである。

前記課題を解決するための本発明によるビデオデータデコーディング方法は、基準画面の第１ピクセルラインセットを第１メモリ装置に保存し、前記基準画面の第２ピクセルラインセットを第２メモリ装置に保存するステップと、前記第１メモリ装置に保存された前記第１ピクセルラインセットから第１ピクセルブロック部分を読み取り、前記第２メモリ装置に保存された前記第２ピクセルラインセットから第２ピクセルブロック部分を読み取り、次の画面を生成するステップと、を含む。

前記第１ピクセルブロック部分を読み取るステップと前記第２ピクセルブロック部分を読み取るステップとは、時間上に互いに重なりうる。

前記他の課題を解決するための本発明によるビデオデータデコーディング装置は、第１メモリ装置と、第２メモリ装置と、ビデオデコーダと、を備え、前記ビデオデコーダは、データプロセッサと、一連の命令を含む第３メモリ装置と、を備え、前記一連の命令の実行を通じて、前記データプロセッサが、基準画面の第１ピクセルラインセットを第１メモリ装置に保存し、前記基準画面の第２ピクセルラインセットを第２メモリ装置に保存するステップと、前記第１メモリ装置に保存された前記第１ピクセルラインセットから第１ピクセルブロック部分を読み取り、前記第２メモリ装置に保存された前記第２ピクセルラインセットから第２ピクセルブロック部分を読み取り、次の画面を生成するステップと、を行わせる。

本発明によるビデオデータデコーディング方法及び装置は、レイテンシを最小化させ、これにより、速いビデオデコーディングを行える。

本発明と、本発明の動作上の利点及び本発明の実施によって達成される目的を十分に理解するためには、本発明の望ましい実施形態を例示する添付図面及び図面に記載された内容を参照せねばならない。

以下、添付した図面を参照して本発明の望ましい実施形態を説明することにより、本発明を詳細に説明する。各図面に提示された同じ参照符号は同じ部材を示す。

図４は、ビデオデータを処理して画面を生成するビデオデコーディングシステム２００を示すブロック図である。ビデオデコーディングシステム２００は、基準画面を処理して次の画面を生成することによってビデオデータをデコーディングする装置２０２を備える。ビデオデータデコーディング装置２０２は、ビデオデコーダ２０４と、第１メモリ装置２０６及び第２メモリ装置２０８を備える複数のメモリ装置と、を備える。第１メモリ装置２０６は、第１クロック周波数ｆ_ＣＬＫ１を有する第１クロック信号ＣＬＫ１によって動作し、第２メモリ装置２０８は、第２クロック周波数ｆ_ＣＬＫ２を有する第２クロック信号ＣＬＫ２によって動作する。

システム２００は、第１マスタユニット２１０、第２マスタユニット２１２、第１スレーブユニット２１４及び第２スレーブユニット２１６を備える。第１マスタユニット２１０または第２マスタユニット２１２は、メインコントローラ、ビデオ／オーディオプロセッサ、グラフィックプロセッサまたはディスプレイエンジンなどのビデオデコーディングシステムの典型的な構成要素でありうる。第１スレーブユニット２１４または第２スレーブユニット２１６は、周辺のバス、制御レジスタまたはメモリコントローラのためのブリッジでありうる。図４に示した構成要素２０４，２０６，２０８，２１０，２１２，２１４，２１６は、システムバス２１８を通じて通信できる。

図５に示すように、ビデオデコーダ２０４は、データプロセッサ２２２及びデコーダメモリ装置２２４を備える。デコーダメモリ装置２２４は、一連の命令語を備える。データプロセッサ２２０による前記一連の命令語の実行により、データプロセッサ２２０は、図６のフローチャートに示したステップを行える。

図５、図６及び図７に示すように、ビデオデコーダ２０４のデータプロセッサ２２２は、基準画面２４２を受信または生成できる（図６のＳ２３２）。基準画面２４２は、ビデオデコーダ２０４がビデオデータストリームをデコーディングすることによって生成した以前の画面でありうる。基準画面２４２は、マスタユニット２１０，２１２のうち一つから受信されることもある。いかなる場合であっても、基準画面２４２は、少なくとも一つのピクセルデータをそれぞれ有する複数のピクセルラインを含む。図７の円内の数字は、基準画面の一つのピクセルに対応するデータを基準画面のピクセルが属するラインナンバーで表す。

ビデオデコーダ２０４のデータプロセッサ２２２は、基準画面２４２のピクセルラインを複数のメモリ装置２０６，２０８に分けて保存する（図６のＳ２３４）。図７ないし図９は、基準画面２４２のピクセルラインを第１及び第２メモリ装置２０６，２０８に分けて保存するために構成する一つの方法を示す。図７に示すように、データプロセッサ２２２は、基準画面２４２の奇数番目のピクセルラインと偶数番目のピクセルラインとを分離する。奇数番目のピクセルラインは、トップフィールド２４４で構成され、偶数番目のピクセルラインは、ボトムフィールド２４６で構成される。トップフィールド２４４及びボトムフィールド２４６は、デコーダメモリ装置２２４に臨時に保存されうる。

図８に示すように、トップフィールド２４４の奇数番目のピクセルラインは、ボトムフィールド２４６の偶数番目のピクセルラインに代替されて、基準画面２４２の第１ピクセルラインセットを構成する。代替される動作は、図８の矢印で表示される。また、第１ピクセルラインセットは、第１メモリ装置２０６に保存される。図９に示すように、ボトムフィールド２４６の奇数番目のピクセルラインは、トップフィールド２４４の偶数番目のピクセルラインに代替されて、基準画面２４２の第２ピクセルラインセットを構成する。代替される動作は、図９の矢印で表示される。また、第２ピクセルラインセットは、第２メモリ装置２０８に保存される。

前記のように基準画面２４２のピクセルラインが保存された後、ビデオデコーダ２０４のデータプロセッサ２２２は、メモリ装置２０６，２０８からピクセルデータブロックを読み取る（図６のＳ２３６）。そして、次の画面を生成する（図６のＳ２３８）。前記ステップＳ２３６，Ｓ２３８は、完全な次の画面が生成されるまで、基準画面２４２の複数のブロックを読み取って処理する動作を反復する。

図１０は、フィールドモードでピクセルデータのブロック２５２を読み取る方法を示す。ビデオデコーディングシステム２００で受信されるビデオデータストリームは、前記ビデオデータストリームがフィールドモードであるか、またはフレームモードであるかを表す。ビデオデコーディングシステム２００は、フィールドモードまたはフレームモードでビデオデータを処理する。

図１０は、フィールドモードで読み取られて処理されるピクセルデータの４＊４ブロックを示す。従来のフィールドモードでは、一つのメモリ装置が基準画面２４２を保存するとき、ブロック２５２に含まれる４個のピクセルラインにそれぞれ含まれる４個のピクセルは順次に読み取られる。すなわち、図１０のブロック２５２の内部のダッシュラインで表示されたように、二番目のピクセルライン、三番目のピクセルライン、四番目のピクセルライン及び五番目のピクセルラインの順に読み取られる。

一方、本発明の実施形態によれば、２個のメモリ装置２０６，２０８を利用して、２＊４第１サブブロック２５４は、第１メモリ装置２０６から読み取られ、２＊４第２サブブロック２５６は、第２メモリ装置２０８から読み取られる。第１サブブロック２５４は、第１メモリ装置２０６に保存された第１ピクセルラインセットの第１サブピクセルラインセットに対応するピクセルデータを含む。第２サブブロック２５６は、第２メモリ装置２０８に保存された第２ピクセルラインセットの第２サブピクセルラインセットに対応するピクセルデータを含む。

図１０に示すように、サブブロック２５４に含まれる２個のピクセルラインそれぞれに含まれる４個のピクセルは順次に読み取られる。すなわち、図１０のサブブロック２５４の内部のダッシュラインで表示されたように、第１メモリ装置２０６の二番目のピクセルライン及び三番目のピクセルラインの順に読み取られる。同様に、サブブロック２５６に含まれる２個のピクセルラインそれぞれに含まれる４個のピクセルは順次に読み取られる。すなわち、図１０のサブブロック２５６の内部のダッシュラインで表示されたように、第２メモリ装置２０８の一番目のピクセルライン及び二番目のピクセルラインの順に読み取られる。

図１１は、フレームモードで読み取られて処理されるピクセルデータの４＊４ブロックを示す。従来のフレームモードでは、一つのメモリ装置が基準画面２４２を保存するとき、ブロック２６２に含まれる４個のピクセルラインにそれぞれ含まれる４個のピクセルは順次に読み取られる。すなわち、図１１のブロック２６２の内部のダッシュラインで表示されたように、一番目のピクセルライン、三番目のピクセルライン、五番目のピクセルライン及び七番目のピクセルラインの順に読み取られる。

一方、本発明の実施形態によれば、２個のメモリ装置２０６，２０８を利用して、２＊４第１サブブロック２６４は、第１メモリ装置２０６から読み取られ、２＊４第２サブブロック２６６は、第２メモリ装置２０８から読み取られる。第１サブブロック２６４は、第１メモリ装置２０６に保存された第１ピクセルラインセットの第１サブピクセルラインセットに対応するピクセルデータを含む。第２サブブロック２６６は、第２メモリ装置２０８に保存された第２ピクセルラインセットの第２サブピクセルラインセットに対応するピクセルデータを含む。

図１１に示すように、サブブロック２６４に含まれる２個のピクセルラインそれぞれに含まれる４個のピクセルは順次に読み取られる。すなわち、図１１のサブブロック２６４の内部のダッシュラインで表示されたように、第１メモリ装置２０６の一番目のピクセルライン及び三番目のピクセルラインの順に読み取られる。同様に、サブブロック２６６に含まれる２個のピクセルラインそれぞれに含まれる４個のピクセルは順次に読み取られる。すなわち、図１１のサブブロック２５６の内部のダッシュラインで表示されたように、第２メモリ装置２０８の二番目のピクセルライン及び四番目のピクセルラインの順に読み取られる。

図１０のフィールドモード及び図１１のフレームモードのいかなる場合であっても、ビデオデコーディングでレイテンシを最小化させるために、第１及び第２メモリ装置２０６，２０８からのピクセルデータの読み取りは、時間上に重なりうる。図１２には、時間上に重なる例が示されている。

図４及び図１２に示すように、第１読み取り要請ＲＥＱ＿１´は、第１タイミングポイントＴ１´でビデオデコーダ２０４から第１メモリ装置２０６に伝達される。例えば、図１０に示すように、ビデオデコーダ２０４は、第１メモリ装置２０６に保存された第１サブブロック２５４のピクセルラインの４個のピクセルに対応するデータを読み取るための第１読み取り要請ＲＥＱ＿１´を伝達する。第１タイミングポイントＴ１´から第１レイテンシＬＡＴ＿１´を経た後、ピクセルデータは、時間区間ＲＥＡＤ＿１´の間に（すなわち、図１２のＴ５´−Ｔ３´）第１メモリ装置２０６からビデオデコーダ２０４へ伝送される。

第２読み取り要請ＲＥＱ＿２´は、第２タイミングポイントＴ２´でビデオデコーダ２０４から第２メモリ装置２０８に伝達される。例えば、図１０に示すように、ビデオデコーダ２０４は、第１メモリ装置２０８に保存された第２サブブロック２５６のピクセルラインの４個のピクセルに対応するデータを読み取るための第２読み取り要請ＲＥＱ＿２´を伝達する。第２タイミングポイントＴ２´から第２レイテンシＬＡＴ＿２´を経た後、ピクセルデータは、時間区間ＲＥＡＤ＿２´の間に（すなわち、図１２のＴ６´−Ｔ４´）第２メモリ装置２０８からビデオデコーダ２０４へ伝送される。

図１２に示すように、時間区間ＲＥＡＤ＿１´，ＲＥＡＤ＿２´は、時間区間Ｔ４´−Ｔ３´で時間上に互いに重なる。かかる重複は、複数のメモリ装置２０６，２０８が基準画面２４２のピクセルラインを保存するのに使われるために発生しうる。一つのメモリ装置からの読み取りは、他のメモリ装置からの読み取りが始まる前に終わる必要がない。従来技術による図３と本発明の実施形態による図１２とを比較すれば、図１２の第２レイテンシＬＡＴ＿２´は、図３の第２レイテンシＬＡＴ＿２より短い。かかる短いレイテンシは、ビデオデコーディング速度を速める。

図７ないし図１１の例示は、基準画面２４２のピクセルラインを同じ数字別に第１メモリ装置２０６及び第２メモリ装置２０８に保存する形態を示す。かかる場合、ビデオデコーダ２０４は、第１及び第２メモリ装置２０６，２０８から同じ個数のピクセルデータを読み取る。かかる実施形態は、実質的に同じクロック周波数ｆ_ＣＬＫ１，ｆ_ＣＬＫ２によって動作する複数のメモリ装置２０６，２０８からの読み取りレイテンシを最小化させる。

本発明の他の実施形態によれば、第１及び第２メモリ装置２０６，２０８が異なるクロック周波数ｆ_ＣＬＫ１，ｆ_ＣＬＫ２によって動作するとき、第１メモリ装置２０６及び第２メモリ装置２０８は、基準画面２４２のピクセルラインを異なる個数ほど保存しうる。かかる場合、ビデオデコーダ２０４は、第１及び第２メモリ装置２０６，２０８から異なる個数のピクセルデータを読み取る。第１メモリ装置２０６に保存される基準画面２４２のピクセルラインの個数をＮ１と仮定し、第２メモリ装置２０８に保存される基準画面２４２のピクセルラインの個数をＮ２と仮定する。

第１及び第２メモリ装置２０６，２０８が異なるクロック周波数ｆ_ＣＬＫ１，ｆ_ＣＬＫ２によって動作するとき、第１及び第２メモリ装置２０６，２０８からの読み取りレイテンシを最小化させるためには、次のような関係を満足せねばならない。
Ｎ１／Ｎ２＝ｆ_ＣＬＫ１／ｆ_ＣＬＫ２

これにより、高い周波数で動作するメモリ装置は、基準画面２４２のピクセルラインをさらに多く保存できる。さらに、ビデオデコーダ２０４は、高い周波数で動作するメモリ装置からさらに多くのピクセルデータを読み取る。

本発明のさらに他の実施形態によれば、基準画面２４２のピクセルラインがメモリ装置２０６，２０８それぞれに含まれる複数のメモリバンクに分けられて保存されるとき、レイテンシは最小化されうる。図１３は、第１メモリバンク２７２と第２メモリバンク２７６とを備えるメモリ装置の例示であって、第１メモリ装置２０６が示される。

それぞれのメモリバンクは、前記メモリバンクに保存される基準画面２４２のピクセルラインを出力するためのローレジスタを備えうる。第１ローレジスタ２７４は、第１メモリバンク２７２に保存されたピクセルラインの出力に利用され、第２ローレジスタ２７８は、第２メモリバンク２７６に保存されたピクセルラインの出力に利用される。かかる場合、ビデオデコーダ２０４は、時間上に重なるように、第１メモリ装置２０６の複数のバンクから基準画面２４２の複数のピクセルラインのピクセルデータを読み取る。また、第１及び第２メモリ装置２０６，２０８の複数のバンクから基準画面２４２の複数のピクセルラインのピクセルデータを時間上に重なるように読み取るために、第２メモリ装置２０８も複数のメモリバンクを備えうる。

第１及び第２メモリ装置２０６，２０８それぞれが４個のメモリバンクを備えると仮定する。図８に示した基準画面２４２の４個のピクセルラインは、第１メモリ装置２０６の４個のメモリバンクＡ１，Ａ２，Ａ３，Ａ４に分けられて保存されうる。同様に、図９に示した基準画面２４２の４個のピクセルラインは、第２メモリ装置２０８の４個のメモリバンクＢ１，Ｂ２，Ｂ３，Ｂ４に分けられて保存されうる。

一方、本発明を説明するために使われた基準画面２４２のピクセルラインの個数とメモリ装置の個数とは、単純な例示に過ぎず、本発明の範囲はそれに限定されない。

以上のように、図面と明細書で最適の実施形態が開示された。ここで、特定の用語が使われたが、これは単に、本発明を説明するための目的で使われたものであり、意味限定や特許請求の範囲に記載された本発明の範囲を制限するために使われたものではない。したがって、当業者であれば、これから多様な変形及び均等な他の実施形態が可能であるという点を理解できるであろう。したがって、本発明の真の技術的な保護範囲は、特許請求の範囲の技術的思想により決まらねばならない。

本発明は、ビデオデコーディング関連の技術分野に適用可能である。

基準画面を保存する一つのメモリ装置を備える従来のビデオデコーディングシステムを示す図面である。図１のメモリ装置に保存される基準画面の複数のピクセルラインを示す図面である。図１のビデオデコーディングシステムから基準画面の複数のピクセルラインを読み取るタイミングを示す図面である。本発明の実施形態による基準画面を保存する複数のメモリ装置を備えるビデオデコーディングシステムを示すブロック図である。図４のビデオデコーダを示すブロック図である。図４のビデオデコーダの動作を説明するフローチャートである。基準画面のピクセルラインを第１及び第２メモリ装置に保存するために、基準画面のピクセルラインを構成する形態を示す図面である。基準画面のピクセルラインを第１及び第２メモリ装置に保存するために、基準画面のピクセルラインを構成する形態を示す図面である。基準画面のピクセルラインを第１及び第２メモリ装置に保存するために、基準画面のピクセルラインを構成する形態を示す図面である。フィールドモードで第１及び第２メモリ装置からピクセルデータブロックを読み取る形態を示す図面である。フレームモードで第１及び第２メモリ装置からピクセルデータブロックを読み取る形態を示す図面である。図４のビデオデコーディングシステムの複数のメモリ装置に保存された複数のピクセルラインを読み取るタイミングを示す図面である。本発明の実施形態によって、基準画面のピクセルラインを保存するための複数のメモリバンクを備えるメモリ装置を示す図面である。

符号の説明

２００ビデオデコーディングシステム
２０２ビデオデータデコーディング装置
２０４ビデオデコーダ
２０６第１メモリ装置
２０８第２メモリ装置
２１０第１マスタユニット
２１２第２マスタユニット
２１４第１スレーブユニット
２１６第２スレーブユニット
２１８システムバス

Claims

ビデオデータデコーディング方法において、
基準画面の第１ピクセルラインセットを第１メモリ装置に保存し、前記基準画面の第２ピクセルラインセットを第２メモリ装置に保存するステップと、
前記第１メモリ装置に保存された前記第１ピクセルラインセットから第１ピクセルブロック部分を読み取り、前記第２メモリ装置に保存された前記第２ピクセルラインセットから第２ピクセルブロック部分を読み取り、次の画面を生成するステップと、を含むことを特徴とするビデオデータデコーディング方法。
前記第１ピクセルブロック部分を読み取るステップ及び前記第２ピクセルブロック部分を読み取るステップは、時間上に互いに重なることを特徴とする請求項１に記載のビデオデータデコーディング方法。
前記第１及び第２メモリ装置に保存されたそれぞれのピクセルを読み取るために、前記第１及び第２メモリ装置にそれぞれの読み取り要請を生成して出力するステップをさらに含むことを特徴とする請求項１に記載のビデオデータデコーディング方法。
前記第１ピクセルブロック部分を読み取るステップは、
前記第１ピクセルラインセットの第１ピクセルラインサブセットから読み取るステップを含み、
前記第２ピクセルブロック部分を読み取るステップは、
前記第２ピクセルラインセットの第２ピクセルラインサブセットから読み取るステップを含むことを特徴とする請求項１に記載のビデオデータデコーディング方法。
前記第１及び第２メモリ装置が実質的に同じクロック周波数によって動作する場合、
前記第１ピクセルラインセットのピクセルラインの個数と前記第２ピクセルラインセットのピクセルラインの個数とは、実質的に同じであることを特徴とする請求項１に記載のビデオデータデコーディング方法。
前記第１及び第２メモリ装置が異なるクロック周波数によって動作する場合、
前記第１ピクセルラインセットのピクセルラインの個数と前記第２ピクセルラインセットのピクセルラインの個数とは、異なることを特徴とする請求項１に記載のビデオデータデコーディング方法。
前記第１ピクセルラインセットのピクセルラインの個数と前記第２ピクセルラインセットのピクセルラインの個数との比は、
前記第１メモリ装置のクロック周波数と前記第２メモリ装置のクロック周波数との比に比例することを特徴とする請求項１に記載のビデオデータデコーディング方法。
前記第１及び第２ピクセルラインセットを前記第１及び第２メモリ装置に保存する前に、
ビデオデータストリームから前記第１及び第２ピクセルラインセットで構成される前記基準画面を生成するステップをさらに含むことを特徴とする請求項１に記載のビデオデータデコーディング方法。
それぞれのピクセルラインを前記第１及び第２メモリ装置のうち一つの対応するバンクに保存するステップをさらに含むことを特徴とする請求項１に記載のビデオデータデコーディング方法。
前記ピクセルブロックは、
フィールドモードまたはフレームモードのうち一つで前記第１及び第２メモリ装置から読み取られることを特徴とする請求項１に記載のビデオデータデコーディング方法。
前記第１メモリ装置に保存された第１ピクセルラインセットから読み取られる第１部分と、前記第２メモリ装置に保存された第２ピクセルラインセットから読み取られる第２部分とをそれぞれ含む複数個のピクセルブロックを読み取るステップと、
前記次の画面を生成するために、前記複数個のピクセルブロックを処理するステップと、を含むことを特徴とする請求項１に記載のビデオデータデコーディング方法。
前記基準画面の前記ピクセルラインを前記第１及び第２ピクセルラインセットで構成するステップをさらに含み、
前記構成するステップは、
前記基準画面の前記ピクセルラインをトップフィールドとボトムフィールドとに区分するステップと、
前記トップフィールドの奇数番目のピクセルラインと前記ボトムフィールドの偶数番目のピクセルラインとを交互に配置して、前記第１メモリ装置に保存される前記第１ピクセルラインセットを形成し、前記トップフィールドの偶数番目のピクセルラインと前記ボトムフィールドの奇数番目のピクセルラインとを交互に配置して、前記第２メモリ装置に保存される前記第２ピクセルラインセットを形成するステップと、を含み、
前記トップフィールドは、前記基準画面の奇数番目のピクセルラインを含み、前記ボトムフィールドは、前記基準画面の偶数番目のピクセルラインを含むことを特徴とする請求項１に記載のビデオデータデコーディング方法。
ビデオデータデコーディング装置において、
第１メモリ装置と、
第２メモリ装置と、
ビデオデコーダと、を備え、
前記ビデオデコーダは、
データプロセッサと、
一連の命令を含む第３メモリ装置と、を備え、
前記一連の命令の実行を通じて、前記データプロセッサは、
基準画面の第１ピクセルラインセットを第１メモリ装置に保存し、前記基準画面の第２ピクセルラインセットを第２メモリ装置に保存するステップと、
前記第１メモリ装置に保存された前記第１ピクセルラインセットから第１ピクセルブロック部分を読み取り、前記第２メモリ装置に保存された前記第２ピクセルラインセットから第２ピクセルブロック部分を読み取り、次の画面を生成するステップと、を行わせることを特徴とするビデオデータデコーディング装置。
前記一連の命令の実行は、
前記データプロセッサが、
前記第１ピクセルブロック部分の読み取りと前記第２ピクセルブロック部分の読み取りとを時間上に互いに重なるように、前記第１及び第２メモリ装置に要請を出力させるステップをさらに行わせることを特徴とする請求項１３に記載のビデオデータデコーディング装置。
前記一連の命令の実行は、
前記データプロセッサが、
前記第１及び第２メモリ装置に保存されたそれぞれのピクセルを読み取るために、前記第１及び第２メモリ装置にそれぞれの読み取り要請を生成して出力させるステップをさらに行わせることを特徴とする請求項１３に記載のビデオデータデコーディング装置。
前記一連の命令の実行を通じて行われる前記第１ピクセルブロック部分を読み取るステップは、
前記第１ピクセルラインセットの第１ピクセルラインサブセットから読み取るステップを含み、
前記一連の命令の実行を通じて行われる前記第２ピクセルブロック部分を読み取るステップは、
前記第２ピクセルラインセットの第２ピクセルラインサブセットから読み取るステップを含むことを特徴とする請求項１３に記載のビデオデータデコーディング装置。
前記第１及び第２メモリ装置が実質的に同じクロック周波数によって動作する場合、
前記第１ピクセルラインセットのピクセルラインの個数と前記第２ピクセルラインセットのピクセルラインの個数とは、実質的に同じであることを特徴とする請求項１３に記載のビデオデータデコーディング装置。
前記第１及び第２メモリ装置が異なるクロック周波数によって動作する場合、
前記第１ピクセルラインセットのピクセルラインの個数と前記第２ピクセルラインセットのピクセルラインの個数とは、異なることを特徴とする請求項１３に記載のビデオデータデコーディング装置。
前記第１ピクセルラインセットのピクセルラインの個数と前記第２ピクセルラインセットのピクセルラインの個数との比は、
前記第１メモリ装置のクロック周波数と前記第２メモリ装置のクロック周波数との比に比例することを特徴とする請求項１３に記載のビデオデータデコーディング装置。
前記一連の命令の実行は、
前記データプロセッサが、
前記第１及び第２ピクセルラインセットを前記第１及び第２メモリ装置に保存する前に、ビデオデータストリームから前記第１及び第２ピクセルラインセットで構成される前記基準画面を生成するステップをさらに行わせることを特徴とする請求項１３に記載のビデオデータデコーディング装置。
それぞれのピクセルラインを前記第１及び第２メモリ装置のうち一つの対応するバンクに保存するステップをさらに含むことを特徴とする請求項１３に記載のビデオデータデコーディング装置。
前記ピクセルブロックは、
フィールドモードまたはフレームモードのうち一つで前記第１及び第２メモリ装置から読み取られることを特徴とする請求項１３に記載のビデオデータデコーディング装置。
前記一連の命令の実行は、
前記データプロセッサが、
前記第１メモリ装置に保存された第１ピクセルラインセットから読み取られる第１部分と、前記第２メモリ装置に保存された第２ピクセルラインセットから読み取られる第２部分とをそれぞれ含む複数個のピクセルブロックを読み取るステップと、
前記次の画面を生成するために、前記複数個のピクセルブロックを処理するステップと、をさらに行わせることを特徴とする請求項１３に記載のビデオデータデコーディング装置。
前記一連の命令の実行は、
前記データプロセッサが、
前記基準画面の前記ピクセルラインを前記第１及び第２ピクセルラインセットで構成するステップをさらに行わせ、
前記構成するステップは、
前記基準画面の前記ピクセルラインをトップフィールドとボトムフィールドとに区分するステップと、
前記トップフィールドの奇数番目のピクセルラインと前記ボトムフィールドの偶数番目のピクセルラインとを交互に配置して、前記第１メモリ装置に保存される前記第１ピクセルラインセットを形成し、前記トップフィールドの偶数番目のピクセルラインと前記ボトムフィールドの奇数番目のピクセルラインとを交互に配置して、前記第２メモリ装置に保存される前記第２ピクセルラインセットを形成するステップと、を含み、
前記トップフィールドは、前記基準画面の奇数番目のピクセルラインを含み、前記ボトムフィールドは、前記基準画面の偶数番目のピクセルラインを含むことを特徴とする請求項１３に記載のビデオデータデコーディング装置。
ビデオデータデコーディング装置において、
データプロセッサと、
一連の命令を含むメモリ装置と、を備え、
前記一連の命令の実行を通じて、前記データプロセッサが、
第１メモリ装置に保存された第１ピクセルラインセットと第２メモリ装置に保存された第２ピクセルラインセットとからピクセルブロックを読み取るステップと、
次の画面を生成するために、前記ピクセルブロックをデコーディングするステップと、を行わせることを特徴とするビデオデータデコーディング装置。
前記一連の命令の実行は、
前記データプロセッサが、
前記第１ピクセルブロック部分の読み取りと前記第２ピクセルブロック部分の読み取りとを時間上に互いに重なるように、前記第１及び第２メモリ装置に要請を出力させるステップをさらに行わせることを特徴とする請求項２５に記載のビデオデータデコーディング装置。
前記一連の命令の実行を通じて行われる前記第１ピクセルブロック部分を読み取るステップは、
前記第１ピクセルラインセットの第１ピクセルラインサブセットから読み取るステップを含み、
前記一連の命令の実行を通じて行われる前記第２ピクセルブロック部分を読み取るステップは、
前記第２ピクセルラインセットの第２ピクセルラインサブセットから読み取るステップを含むことを特徴とする請求項２５に記載のビデオデータデコーディング装置。
前記第１及び第２メモリ装置が実質的に同じクロック周波数によって動作する場合、
前記第１ピクセルラインセットのピクセルラインの個数と前記第２ピクセルラインセットのピクセルラインの個数とは、実質的に同じであることを特徴とする請求項２５に記載のビデオデータデコーディング装置。
前記第１及び第２メモリ装置が異なるクロック周波数によって動作する場合、
前記第１ピクセルラインセットのピクセルラインの個数と前記第２ピクセルラインセットのピクセルラインの個数とは、異なることを特徴とする請求項２５に記載のビデオデータデコーディング装置。
前記第１ピクセルラインセットのピクセルラインの個数と前記第２ピクセルラインセットのピクセルラインの個数との比は、
前記第１メモリ装置のクロック周波数と前記第２メモリ装置のクロック周波数との比に比例することを特徴とする請求項２５に記載のビデオデータデコーディング装置。