JP2007187511A - 回路基板検査装置 - Google Patents

Abstract

【課題】検査時間を短縮する。
【解決手段】回路基板検査装置１が４つの検査装置１７ａ〜１７ｄを有している。静電結合プローブ４ａ〜４ｂが、ＣＯＦ５０の出力配線群に係る全ての出力配線と静電結合されている。制御信号生成回路１１が、各出力配線群に属する各出力配線５７に対応する多数の出力端子のうちの１つから応答信号が出力されるような制御信号を生成する。判定回路１６が、４つの検査装置１７ａ〜１７ｄから出力された検知結果に基づいて出力配線群に係る応答信号が出力される出力端子とこれに対応する回路出力ランドとが電気的に接合されているか否かを判定する。
【選択図】図４

Description

本発明は、集積回路が実装された回路基板において、集積回路の端子と回路基板に形成されたランドとが電気的に接合されているか否かを検査する回路基板検査装置に関する。

集積回路が実装された回路基板において、集積回路の端子と回路基板に形成されたランドとが電気的に接合されているか否かを検査する回路基板検査装置がある。このような回路基板検査装置においては、回路基板における集積回路の入力端子と電気的に接合されるべきランドに係る入力配線に制御信号を入力し、この制御信号に対する応答信号を集積回路の出力端子と電気的に接合されるべきランドに係る出力配線から検知することによって、集積回路の端子と回路基板に形成されたランドとが電気的に接合されているか否かを検査する。近年、回路基板の小型化の要請により、回路基板における出力配線のランドが狭ピッチで多数形成されることがある。この場合、出力配線に係るランドにプローブを正確に接触させることが難しい。そこで、導電性を有する薄板状のプローブと出力配線とを絶縁膜を介して密着させることによって、両者を静電結合させる技術が知られている（例えば、特許文献１参照）。これによると、プローブを複数の出力配線と対向するように配置すればよいため、検査時におけるプローブの設置が容易となる。

特開２００２−１５６４１７号公報（図１）

上述した技術によると、出力端子からの応答信号を検知するために、プローブと静電結合された複数の出力配線に係る各出力端子から順に応答信号を出力させる必要があり、複数のランドと出力端子との接合状態を同時に検査することができない。このため、出力配線が多数形成されている場合には、検査に時間がかかってしまう。

そこで、本発明の目的は、検査時間を短縮することができる回路基板検査装置を提供することである。

課題を解決するための手段及び発明の効果

本発明の回路基板検査装置は、制御信号が入力される入力端子及び前記入力端子に入力された制御信号に基づいて応答信号を出力する複数の出力端子を有する集積回路が実装されていると共に、前記複数の出力端子と電気的にそれぞれ接合されるべき複数の出力配線が形成された回路基板を検査するための回路基板検査装置である。そして、前記入力端子と電気的に接続される入力プローブと、前記入力プローブから前記入力端子に入力される制御信号を生成する制御信号生成手段と、前記複数の出力配線に出力された前記応答信号を検知する複数の検知装置と、前記検知装置の検知結果に基づいて前記出力端子と前記出力配線とが電気的に接合されているか否かを判定する判定手段とを備えている。前記検知装置が、前記複数の出力配線と静電結合することによって、当該出力配線と電気的に接合されるべき前記出力端子から出力された前記応答信号が当該出力配線を介して入力される静電結合プローブを有している。前記制御信号生成手段が、互いに隣り合う２以上の前記出力配線から成る複数の出力配線群にそれぞれ属する複数の前記出力端子から互いに異なるタイミングで前記応答信号が出力されるような制御信号を生成する。

本発明によると、各静電結合プローブを１つの出力配線群に属する全ての出力配線と静電結合するように配置することによって、複数の検知装置が、対応する出力配線群に属する出力配線からの応答信号を同時に検知することができる。このため、出力配線と出力端子とが電気的に接合されているか否かを判定手段が複数同時に判定することができる。これにより、回路基板の検査時間を短縮することができる。

本発明においては、前記制御信号生成手段が、互いに隣接する２つの前記出力配線群に係る前記出力端子から互いに異なるタイミングで応答信号が出力されるような制御信号を生成することが好ましい。

これによると、互いに隣接する２つの出力配線群に係る出力端子から異なるタイミングで応答信号が出力される。このため、静電結合プローブが当該静電結合プローブに対応する出力配線群に隣接する他の出力配線群に属する出力配線と静電結合した場合であっても、対応する出力配線群に属する出力配線からの応答信号と隣接する他の出力配線群に属する出力配線からの応答信号とが混在しなくなり、判定手段が誤判定しにくくなる。これにより、出力配線が狭ピッチに配置されている場合などにおいて、静電結合プローブを隣接する他の出力配線群と静電結合しないように精密に配置する必要がなくなり、回路基板の検査時間をさらに短縮することができる。

また、本発明においては、前記制御信号生成手段が、前記出力配線群に属する前記出力配線のうち、隣接する他の前記出力配線群の近傍に位置する前記出力配線と電気的に接合されるべき前記出力端子から応答信号が出力されるような制御信号を生成したとき、前記判定手段が、前記他の出力配線群に対応する検知装置からの検知結果を判定の基礎としないことが好ましい。

これによると、隣接する他の出力配線群近傍に位置する出力配線に接合されるべき出力端子から応答信号が出力されるとき、隣接する他の出力配線群に係る出力端子から応答信号が出力されても、当該応答信号に関する検知結果を判定手段が判定の基礎としないため、隣接する他の出力配線群に対応する静電結合プローブと、隣接する他の出力配線群の近傍に位置する出力配線とが静電結合した場合であっても、隣接する他の出力配線群に関して判定手段が誤判定することがなくなる。これにより、出力配線が狭ピッチに配置されている場合などにおいて、静電結合プローブを隣接する他の出力配線群と静電結合しないように精密に配置する必要がなくなる。さらに、各出力配線群において、隣接する他の出力配線群近傍に位置する出力配線を除く出力配線からの応答信号を複数の検知装置が同時に検知することができる。これらにより、回路基板の検査時間をさらに短縮することができる。

さらに、本発明においては、前記制御信号生成手段が、前記出力配線群に属する前記出力配線のうち、隣接する他の前記出力配線群近傍に位置する前記出力配線と電気的に接合されるべき前記出力端子から応答信号が出力されるような制御信号を生成するとき、当該制御信号は、前記他の前記出力配線群に係る前記出力端子から応答信号が出力されないものであることが好ましい。

これによると、隣接する他の出力配線群近傍に位置する出力配線に接合されるべき出力端子から応答信号が出力されるとき、隣接する他の出力配線群に係る出力端子から応答信号が出力されないため、隣接する他の出力配線群に対応する静電結合プローブと、隣接する他の出力配線群の近傍に位置する出力配線とが静電結合した場合であっても、隣接する他の出力配線群に関して判定手段が誤判定することがなくなる。これにより、出力配線が狭ピッチに配置されている場合などにおいて、静電結合プローブを隣接する他の出力配線群と静電結合しないように精密に配置する必要がなくなる。さらに、各出力配線群において、隣接する他の出力配線群近傍に位置する出力配線を除く出力配線からの応答信号を複数の検知装置が同時に検知することができる。これらにより、回路基板の検査時間をさらに短縮することができる。

加えて、本発明においては、前記制御信号生成手段が、互いに隣接する２つの前記出力配線群に係る前記出力端子から互いに異なる周波数を有する応答信号が出力されるような制御信号を生成し、前記検知装置が、対応する前記出力配線群に係る前記出力端子から出力される応答信号が有する周波数帯域の信号のみを通過させるフィルタ回路をさらに有していることが好ましい。

これによると、互いに隣接する２つの出力配線群に係る出力端子から異なる周波数を有する応答信号が出力される。このため、静電結合プローブが当該静電結合プローブに対応する出力配線群に隣接する他の出力配線群に属する出力配線と静電結合した場合であっても、対応する出力配線群に属する出力配線からの応答信号と隣接する他の出力配線群に属する出力配線からの応答信号とが混在しなくなり、判定手段が誤判定しにくくなる。これにより、出力配線が狭ピッチに配置されている場合などにおいて、静電結合プローブを隣接する他の出力配線群と静電結合しないように精密に配置する必要がなくなり、回路基板の検査時間をさらに短縮することができる。

また、本発明においては、複数の前記静電結合プローブが、前記出力配線の延在方向に直交する方向に千鳥状に配置されてもよい。これによると静電結合プローブを効率よく配置することができる。

さらに、本発明においては、前記検知装置が、前記静電結合プローブに入力された応答信号の信号強度を増幅する増幅回路をさらに有していてもよい。これによると、静電結合プローブからの応答信号が増幅されるため、静電結合プローブに入力された応答信号が微弱な場合であっても、応答信号を確実に検知することができる。

加えて、本発明においては、前記検知装置が、前記静電結合プローブに入力された応答信号の積分値を出力する積分回路をさらに有していてもよい。これによると、静電結合プローブからの応答信号が積分されるため、静電結合プローブに入力された応答信号が微弱な場合であっても、応答信号を確実に検知することができる。

以下、本発明の好適な実施の形態について、図面を参照しつつ説明する。

＜第１実施形態＞
図１は、本発明に係る第１実施形態の回路基板検査装置の概略構成図である。図２は、回路基板検査装置１の検査対象となるＣＯＦ（Chip On Film）の平面図である。図３は、図１に示すIII−III線に関する回路基板検査装置１の部分断面図である。回路基板検査装置１は、ＣＯＦ５０に実装されたドライバＩＣ（集積回路）５２の入力端子５２ａ及び出力端子５２ｂとこれに対応するＣＯＦ５０の回路入力ランド５５及び回路出力ランド５６とが電気的に接合されているか否かの検査を行うものである。図１に示すように、回路基板検査装置１は、基台２と、入力プローブ３と、４つの静電結合プローブ４ａ〜４ｄと、絶縁シート６と、制御装置１０とを有している。

図２に示すように、検査対象となるＣＯＦ５０は、ポリイミドからなるシート基材５１に、複数の外部入力ランド５３、複数の入力配線５４、複数の回路入力ランド５５、多数の回路出力ランド５６、多数の出力配線５７及び多数の外部出力ランド５８が形成されたフレキシブル回路基板にドライバＩＣ５２が実装されたものである。なお、ＣＯＦ５０は、例えば、インクジェットヘッドに用いられるものである。インクジェットヘッドにおいては、インク滴が吐出されるノズルに連通している多数の圧力室が形成されているとともに、圧力室に圧力を付与する圧電素子上に多数の個別電極が２次元配列されている。各個別電極は、対応する圧力室とそれぞれ対向配置され、ＣＯＦ５０はこの個別電極に圧電素子を駆動するための駆動電圧を印加するために用いられる。

ドライバＩＣ５２は、その下面に配列された複数の入力端子５２ａと、入力端子５２ａと対向するように配列された多数の出力端子５２ｂとが形成されている。また、ドライバＩＣ５２は、複数の入力端子５２ａに制御信号が入力されると、入力された制御信号によって決定される出力端子５２ｂから応答信号を出力する。出力端子５２ｂの数は入力端子５２ａの数よりも多くなっている。したがって、出力端子５２ｂは入力端子５２ａより狭ピッチで配置されている。

外部入力ランド５３は、入力端子５２ａに入力される制御信号が入力されるものであって、シート基材５１の一端（図２中下方端）近傍に千鳥状に配列されている。回路入力ランド５５は、ドライバＩＣ５２の入力端子５２ａと電気的に接合されるものであって、シート基材５１の中央（図２中上下方向中央）近傍において外部入力ランド５３と対向するように配列されている。入力配線５４は、外部入力ランド５３とこれに対応する回路入力ランド５５とを電気的に接続するものである。回路出力ランド５６は、ドライバＩＣ５２の出力端子５２ｂと電気的に接合されるものであって、シート基材５１の中央近傍において回路入力ランド５５と対向するように配列されている。外部出力ランド５８は、出力端子５２ｂから出力された応答信号を出力するためのものであり、シート基材５１の他端（図２中上方端）近傍に台形マトリックス状に配置されている。出力配線５７は、回路出力ランド５６とこれに対応する外部出力ランド５８とを電気的に接続するものである。本実施の形態では、図２に示すように、複数の外部入力ランド５３、複数の回路入力ランド５５及び入力端子５２ａ、複数の出力端子５２ｂ及び回路出力ランド５６、複数の外部出力ランド５８がそれぞれ互いに平行な列状に配置されている。

そして、ＣＯＦ５０においては、回路出力ランド５６が出力端子５２ｂと同様に狭ピッチで配置されているため、特に、回路出力ランド５６と出力端子５２ｂとが電気的に接合されているか否かを検査する必要がある。

図１に戻って、基台２は、検査対象となるＣＯＦ５０が設置されるものである。入力プローブ３は、ＣＯＦ５０の外部入力ランド５３に接続されることによって、制御装置１０からの制御信号を外部入力ランド５３に入力するものである。静電結合プローブ４ａ〜４ｄは、矩形状を有する導電性薄膜であり、ＣＯＦ５０の出力配線５７と静電結合することによって、出力端子５２ｂから出力された応答信号が出力配線５７を介して入力されるものである。また、静電結合プローブ４ａ〜４ｄは、同軸ケーブル５を介して制御装置１０と接続されている。絶縁シート６は、図３に示すように、基台２に設置されたＣＯＦ５０の出力配線５７と静電結合プローブ４ａ〜４ｄとの間に配置するものである。これにより、ＣＯＦ５０の出力配線５７と静電結合プローブ４ａ〜４ｄとが絶縁され、出力配線５７と静電結合プローブ４ａ〜４ｄとの静電結合が可能となる。

制御装置１０について図４を参照しつつ説明する。図４は回路基板検査装置１の機能ブロック図である。制御装置１０は、入力プローブ３から制御信号を出力するとともに、静電結合プローブ４ａ〜４ｄに出力された応答信号に基づいて、主に入力端子５２ａ及び出力端子５２ｂと対応するＣＯＦ５０の回路入力ランド５５及び回路出力ランド５６とが電気的に接合されているか否かの判定を行うものである。図４に示すように、制御装置１０は、ＰＣ６０に接続されている。ユーザはＰＣ６０を介して制御装置１０を作動させる。

制御装置１０は、制御信号生成回路（制御信号生成手段）１１と、ドライバＩＣ駆動電源１２と、４つのフィルタ回路１３ａ〜１３ｄと、４つの増幅回路１４ａ〜１４ｄと、４つの積分回路１５ａ〜１５ｄと、判定回路（判定手段）１６とを有している。制御信号生成回路１１は、入力プローブ３と接続されており、入力プローブ３からＣＯＦ５０の外部入力ランド５３、入力配線５４及び回路入力ランド５５を介してドライバＩＣ５２の複数の入力端子５２ａに入力される制御信号を生成するものである。上述したように、ドライバＩＣ５２の複数の入力端子５２ａに制御信号が入力されることによって、所望の出力端子５２ｂから応答信号が出力される。ドライバＩＣ駆動電源１２は、ドライバＩＣ５２を駆動させるための電源回路である。

４つのフィルタ回路１３ａ〜１３ｄは、同軸ケーブル５を介して対応する静電結合プローブ４ａ〜４ｄに接続されている。また、フィルタ回路１３ａ〜１３ｄは、静電結合プローブ４ａ〜４ｄに出力された応答信号が同軸ケーブル５を介して入力されると、入力された応答信号のノイズを除去する。具体的には、フィルタ回路１３ａ〜１３ｄが、応答信号が有する所定の周波数帯域の信号のみを通過させるバンドパスフィルタとして機能する。フィルタ回路１３ａ〜１３ｄにおいてノイズが除去された応答信号は、対応する増幅回路１４ａ〜１４ｄにそれぞれ出力される。４つの増幅回路１４ａ〜１４ｄは、フィルタ回路１３ａ〜１３ｄから入力された応答信号の信号強度を増幅するものである。増幅回路１４ａ〜１４ｄにおいて増幅された応答信号は、対応する積分回路１５ａ〜１５ｄにそれぞれ出力される。４つの積分回路１５ａ〜１５ｄは、増幅回路１４ａ〜１４ｄから入力された応答信号を積分するものである。増幅回路１４ａ〜１４ｄにおいて積分された応答信号は、応答信号の検知結果として判定回路１６に出力される。ここで、静電結合プローブ４ａ、フィルタ回路１３ａ、増幅回路１４ａ及び積分回路１５ａが検知装置１７ａを、静電結合プローブ４ｂ、フィルタ回路１３ｂ、増幅回路１４ｂ及び積分回路１５ｂが検知装置１７ｂを、静電結合プローブ４ｃ、フィルタ回路１３ｃ、増幅回路１４ｃ及び積分回路１５ｃが検知装置１７ｃを、静電結合プローブ４ｄ、フィルタ回路１３ｄ、増幅回路１４ｄ及び積分回路１５ｄが検知装置１７ｄをそれぞれ形成している。つまり、検知装置１７ａ〜１７ｄは、出力配線５７に出力された応答信号を検知するためのものである。なお、各検知装置１７ａ〜１７ｄにおいては、フィルタ回路１３ａ〜１３ｄ、増幅回路１４ａ〜１４ｄ及び積分回路１５ａ〜１５ｄが順に接続されているが、これらの接続順序は任意のものであってよい。例えば、増幅回路１４ａ〜１４ｄ及び積分回路１５ａ〜１５ｄの接続順序が逆であってもよい。

判定回路１６は、検知装置１７ａ〜１７ｄからの検知結果に基づいて、入力端子５２ａ及び出力端子５２ｂと対応するＣＯＦ５０の回路入力ランド５５及び回路出力ランド５６とが電気的に接合されているか否かに加え、外部入力ランド５３から静電結合プローブ４ａ〜４ｄに至る配線の接続状態の良否の判定を行うものである。具体的には、制御信号生成回路１１が生成した制御信号の内容と、当該制御信号に対応する検知装置１７ａ〜１７ｄからの検知結果とに基づいて判定する。

次に、ＣＯＦ５０を検査するときにおける静電結合プローブ４ａ〜４ｄの配置位置について図５を参照しつつ説明する。図５は、ＣＯＦ５０を検査するときにおける静電結合プローブ４ａ〜４ｄの配置位置を示す図である。なお、図５においては、説明の都合上、ＣＯＦ５０の破線で示すべき領域を実線で示している。図５に示すように、ＣＯＦ５０においては、複数の出力配線５７から成る４つの出力配線群Ａ１〜Ａ４が形成されている。また、出力配線群Ａ１〜Ａ４に属する出力配線５７のうち、隣接する他の出力配線群Ａ１〜Ａ４と隣接する（近傍に位置する）出力配線５７が隣接出力配線Ｂ１〜Ｂ４となっている。

静電結合プローブ４ａ〜４ｄは、出力配線５７の延在方向に直交する方向に関して互いに隣接するように千鳥状に配列し、且つ、対応する出力配線群Ａ１〜Ａ４に属する全ての出力配線５７と静電結合されるように配置する。具体的には、静電結合プローブ４ａが出力配線群Ａ１に属する全ての出力配線５７と静電結合されており、静電結合プローブ４ｂが出力配線群Ａ２に属する全ての出力配線５７と静電結合されており、静電結合プローブ４ｃが出力配線群Ａ３に属する全ての出力配線５７と静電結合されており、静電結合プローブ４ｄが出力配線群Ａ４に属する全ての出力配線５７と静電結合されている。

このとき、出力配線５７が狭ピッチで配置されているため、隣接出力配線Ｂ１〜Ｂ４が、隣接する他の出力配線群Ａ１〜Ａ４に対応する静電結合プローブ４ａ〜４ｄと静電結合されることがある。例えば、図５の場合には、隣接出力配線Ｂ１が、対応する静電結合プローブ４ａだけでなく静電結合プローブ４ｂとも静電結合されている。この場合、隣接出力配線Ｂ１に応答信号が出力されると、隣接出力配線Ｂ１から静電結合プローブ４ａ及び静電結合プローブ４ｂに応答信号が入力されることになる。この隣接出力配線Ｂ１のような隣接出力配線Ｂの存在は、互いに隣接する静電結合プローブ４ａ〜４ｄ同士の重なり具合に対応している。例えば、２つの静電結合プローブ４ａ〜４ｄが出力配線５７のピッチ以下の重なり量であれば、最大１本の出力配線５７が、この２つの静電結合プローブ４ａ〜４ｄに同時検出される隣接出力配線Ｂとなる。重なり量が１ピッチより大きく２ピッチより小さいと、出力配線５７は最大で２本、少なくとも１本が同時に検出されることになる。このように、２つの静電結合プローブ４ａ〜４ｄの重なり量が大きくなれば、隣接出力配線Ｂの本数も増える。本実施の形態では、図５に示されたように、重なり部分が３箇所あり、このような隣接出力配線Ｂは３本ある（図中、隣接出力配線Ｂ１、Ｂ２及びＢ３）。

回路基板検査装置１の作動について図６を参照しつつ説明する。図６は、ＣＯＦ５０を検査するときにおける回路基板検査装置１の作動を示すフローチャートである。まず、入力プローブ３を、基台２に設置されたＣＯＦ５０の外部入力ランド５３に接続し、静電結合プローブ４ａ〜４ｄを、対応する出力配線群Ａ１〜Ａ４に属する全ての出力配線５７と静電結合されるように絶縁シート６とともに設置する（図５参照）。

そして、ユーザがＰＣ６０を操作することによって検査が開始されると、図６に示すように、ステップＳ１０１（以下、Ｓ１０１と略す。他のステップも同様）に移行し、制御信号生成回路１１が、出力配線群Ａ１に係る多数の出力端子５２ｂのうちの１つから応答信号が出力されるとともに、出力配線群Ａ３に係る多数の出力端子５２ｂのうちの1つから応答信号が出力されるような制御信号を生成する。生成された制御信号は、入力プローブ３を介してＣＯＦ５０の外部入力ランド５３に入力される。そして、入力端子５２ａとこれに対応する回路入力ランド５５とが電気的に接合されている場合には、入力端子５２ａからドライバＩＣ５２に制御信号が入力され、制御信号に対応する出力端子５２ｂから応答信号が出力される。さらに、応答信号が出力される出力端子５２ｂとこれに対応する回路出力ランド５６とが電気的に接合されている場合には、当該出力端子５２ｂから出力配線５７に所定以上の信号強度を有する応答信号が出力される。このとき、出力配線群Ａ１に属する出力配線５７からこれに静電結合されている静電結合プローブ４ａに応答信号が出力される。また、出力配線群Ａ３に属する出力配線５７からこれに静電結合されている静電結合プローブ４ｃに応答信号が出力される。

そして、Ｓ１０２に移行し、検知装置１７ａが出力配線群Ａ１に属する出力配線５７からの応答信号を検知する。このとき、検知装置１７ａにおいては、静電結合プローブ４ａに出力された応答信号が、フィルタ回路１３ａによってノイズ除去され、増幅回路１４ａによって信号強度が増幅され、積分回路１５ａによって積分されて検知結果を生成する。生成された検知結果は判定回路１６に出力される。そして、Ｓ１０３に移行し、判定回路１６が、検知装置１７ａから出力された検知結果である応答信号の信号強度が所定以上になっているか否かに基づいて、入力端子５２ａとこれに対応する回路入力ランド５５とが電気的に接合されているか否か、及び、応答信号が出力された出力端子５２ｂとこれに対応する回路出力ランド５６とが電気的に接合されているか否かを判定する。

また、Ｓ１０２に移行すると同時にＳ１０４に移行し、検知装置１７ｃが出力配線群Ａ３に属する出力配線５７からの応答信号を検知する。このとき、検知装置１７ｃにおいては、静電結合プローブ４ｃに出力された応答信号が、フィルタ回路１３ｃによってノイズ除去され、増幅回路１４ｃによって信号強度が増幅され、積分回路１５ｃによって積分されて検知結果を生成する。生成された検知結果は判定回路１６に出力される。そして、Ｓ１０５に移行し、判定回路１６が、検知装置１７ｃから出力された検知結果である応答信号の信号強度が所定以上になっているか否かに基づいて、入力端子５２ａとこれに対応する回路入力ランド５５とが電気的に接合されているか否か、及び、応答信号が出力された出力端子５２ｂとこれに対応する回路出力ランド５６とが電気的に接合されているか否かを判定する。

その後、Ｓ１０６に移行して、出力配線群Ａ１、Ａ３に係る検査すべき次の出力端子５２ｂがあるか否を判断する。検査すべき次の出力端子５２ｂがある場合には（Ｓ１０６：ＹＥＳ）、再びＳ１０１に移行し、検査すべき次の出力端子５２ｂに関して上述した作動を繰り返す。検査すべき次の出力端子５２ｂがない場合には（Ｓ１０６：ＮＯ）、Ｓ１０７に移行する。

Ｓ１０７においては、制御信号生成回路１１が、出力配線群Ａ２に係る多数の出力端子５２ｂのうちの1つから応答信号が出力されるとともに、出力配線群Ａ４に係る多数の出力端子５２ｂのうちの1つから応答信号が出力されるような制御信号を生成する。これにより、上述した作動を経てＳ１０８に移行し、検知装置１７ｂが応答信号を検知し、検知結果を生成して判定回路１６に出力する。そして、Ｓ１０９に移行し、判定回路１６が、検知装置１７ｂから出力された検知結果である応答信号の信号強度が所定以上になっているか否かに基づいて、入力端子５２ａとこれに対応する回路入力ランド５５とが電気的に接合されているか否か、及び、応答信号が出力された出力端子５２ｂとこれに対応する回路出力ランド５６とが電気的に接合されているか否かを判定する。

また、Ｓ１０８に移行すると同時にＳ１１０に移行し、検知装置１７ｄが応答信号を検知し、検知結果を生成して判定回路１６に出力する。そして、Ｓ１１１に移行し、判定回路１６が、検知装置１７ｄから出力された検知結果である応答信号の信号強度が所定以上になっているか否かに基づいて、入力端子５２ａとこれに対応する回路入力ランド５５とが電気的に接合されているか否か、及び、応答信号が出力された出力端子５２ｂとこれに対応する回路出力ランド５６とが電気的に接合されているか否かを判定する。

その後、Ｓ１１２に移行して、出力配線群Ａ２、Ａ４に係る検査すべき次の出力端子５２ｂがあるか否を判断する。検査すべき次の出力端子５２ｂがある場合には（Ｓ１１２：ＹＥＳ）、再びＳ１０７に移行し、検査すべき次の出力端子５２ｂに関して上述した作動を繰り返す。検査すべき次の出力端子５２ｂがない場合には（Ｓ１１２：ＮＯ）、ＣＯＦ５０の検査を終了する。

このように、回路基板検査装置１においては、制御信号生成回路１１が、互いに隣接する２つの出力配線群Ａ１〜Ａ４に係る出力端子５２ｂから互いに異なるタイミングで応答信号が出力されるような制御信号を生成し、検知装置１７ａ〜１７ｄが各制御信号に対する応答信号を検知し、検知結果を判定回路１６に出力することによって、ＣＯＦ５０の検査を行っている。

以上、説明した本実施形態によると、検知装置１７ａと検知装置１７ｃとが、又は、検知装置１７ｂと検知装置１７ｄとが対応する出力配線群Ａ１〜Ａ４に属する出力配線５７からの応答信号を同時に検知する。これにより、判定回路１６が、応答信号が出力される出力端子５２ｂとこれに対応する回路出力ランド５６とが電気的に接合されているか否かを２つ同時に判定することができる。これにより、ＣＯＦ５０の検査時間を短縮することができる。

また、制御信号生成回路１１が、互いに隣接する２つの出力配線群Ａ１〜Ａ４に係る出力端子５２ｂから互いに異なるタイミングで応答信号が出力されるような制御信号を生成し、検知装置１７ａ〜１７ｄが各制御信号に対する応答信号を検知し、判定回路１６がその検知結果に基づいて応答信号が出力された出力端子５２ｂとこれに対応する回路出力ランド５６とが電気的に接合されているか否かを判定する。このため、静電結合プローブ４ａ〜４ｄが、当該静電結合プローブ４ａ〜４ｄに対応する出力配線群Ａ１〜Ａ４に隣接する他の出力配線群Ａ１〜Ａ４に属する出力配線５７と静電結合した場合（例えば、図５における隣接出力配線Ｂ１参照）であっても、対応する出力配線群Ａ１〜Ａ４に属する出力配線５７からの応答信号と隣接する他の出力配線群Ａ１〜Ａ４に属する出力配線５７からの応答信号とが混在しなくなり、判定回路１６が誤判定しなくなる。これにより、出力配線５７が狭ピッチに配置されている場合などにおいて、静電結合プローブ４ａ〜４ｄを隣接する他の出力配線群Ａ１〜Ａ４と静電結合しないように精密に配置する必要がなくなり、ＣＯＦ５０の検査時間をさらに短縮することができる。

さらに、静電結合プローブ４ａ〜４ｄは、出力配線５７の延在方向に直交する方向に関して互いに隣接するように千鳥状に配列されるため、静電結合プローブ４ａ〜４ｄを効率よく配置することができる。

加えて、検知装置１７ａ〜１７ｄが、応答信号の信号強度を増幅する増幅回路１４ａ〜１４ｄ及び応答信号を積分する積分回路１５ａ〜１５ｄを有しているため、静電結合プローブ４ａ〜４ｄに入力された応答信号が微弱な場合であっても、応答信号を確実に検知することができる。

＜変形例＞
次に、本実施形態に係る変形例について図７を参照しつつ説明する。なお、本変形例においては、回路基板検査装置１の作動のみが上述した実施形態と異なるため、以下、回路基板検査装置１の作動についてのみ説明する。図７は、本変形例に係る回路基板検査装置１の作動を示すフローチャートである。回路基板検査装置１によるＣＯＦ５０の検査が開始されると、図７に示すように、Ｓ２０１に移行し、制御信号生成回路１１が、各出力配線群Ａ１〜Ａ４毎に、隣接出力配線Ｂ１〜Ｂ４以外の出力配線５７に対応する多数の出力端子５２ｂのうちの１つから応答信号が出力されるような制御信号を生成する。生成された制御信号は、入力プローブ３を介してＣＯＦ５０の外部入力ランド５３に入力される。そして、入力端子５２ａとこれに対応する回路入力ランド５５とが電気的に接合されている場合には、入力端子５２ａからドライバＩＣ５２に制御信号が入力され、制御信号に対応する出力端子５２ｂから応答信号が出力される。さらに、応答信号が出力される出力端子５２ｂとこれに対応する回路出力ランド５６とが電気的に接合されている場合には、当該出力端子５２ｂから出力配線５７に所定以上の信号強度を有する応答信号が出力される。そして、出力配線５７からこれに静電結合されている静電結合プローブ４ａ〜４ｄにそれぞれ同時的に応答信号が出力される。

これにより、検知装置１７ａ〜１７ｄがそれぞれ１本の出力配線５７からの応答信号を同時的に検知し、検知結果を生成する。生成された検知結果はそれぞれ判定回路１６に出力される。そして、Ｓ２０２に移行し、判定回路１６は、検知装置１７ａ〜１７ｄから出力された検知結果である応答信号の信号強度が所定以上になっているか否かに基づいて、入力端子５２ａとこれに対応する回路入力ランド５５とが電気的に接合されているか否か、及び、応答信号が出力された出力端子５２ｂとこれに対応する回路出力ランド５６とが電気的に接合されているか否かを判定する。

その後、Ｓ２０３に移行して、各出力配線群Ａ１〜Ａ４に属する出力配線５７のうち、隣接出力配線Ｂ１〜Ｂ４以外の出力配線５７に対応する検査すべき次の出力端子５２ｂがあるか否を判断する。検査すべき次の出力端子５２ｂがある場合には（Ｓ２０３：ＹＥＳ）、再びＳ２０１に移行し、検査すべき次の出力端子５２ｂに関して上述した作動を繰り返す。検査すべき次の出力端子５２ｂがない場合には（Ｓ２０３：ＮＯ）、Ｓ２０４に移行する。

Ｓ２０４においては、隣接出力配線Ｂ１〜Ｂ４となっている出力配線５７に対応する１つの出力端子５２ｂから応答信号が出力されるような制御信号を生成する。これにより、上述した作動を経てＳ２０４に移行し、当該出力配線５７に対応する検知装置１７ａ〜１７ｄが応答信号を検知し、検知結果を生成して判定回路１６に出力する。そして、Ｓ２０５に移行し、判定回路１６が、検知装置１７ａ〜１７ｄから出力された検知結果である応答信号の信号強度が所定以上になっているか否かに基づいて、入力端子５２ａとこれに対応する回路入力ランド５５とが電気的に接合されているか否か、及び、応答信号が出力される出力端子５２ｂとこれに対応する回路出力ランド５６とが電気的に接合されているか否かを判定する。

その後、Ｓ２０６に移行して、隣接出力配線Ｂ１〜Ｂ４に係る検査すべき次の出力端子５２ｂがあるか否を判断する。検査すべき次の出力端子５２ｂがある場合には（Ｓ２０６：ＹＥＳ）、再びＳ２０４に移行し、検査すべき次の出力端子５２ｂに関して上述した作動を繰り返す。検査すべき次の出力端子５２ｂがない場合には（Ｓ２０６：ＮＯ）、ＣＯＦ５０の検査を終了する。

なお、隣接出力配線Ｂ１〜Ｂ４からの応答信号を検出していく手順として、例えば、図５中左から右に向かって順次検出されるべき隣接出力配線Ｂ１〜Ｂ４を選択していってもよい。このとき、静電結合プローブ４ａ〜４ｄは、検出される隣接出力配線Ｂ１〜Ｂ４の属する出力配線群Ａ１〜Ａ４に対応して切り替えられていく。ここで、隣接出力配線Ｂ１〜Ｂ４の数が、出力配線５７の数に占める割合は非常に低い。そのため、本変形例のように、隣接出力配線Ｂ１〜Ｂ４を他の出力配線５７から切り替えて検出しても、これに伴う検出時間の増加はほとんどない。

あるいは、出力配線群Ａ１に属する隣接出力配線Ｂ１と出力配線群Ａ３に属する隣接出力配線Ｂ３とを平行して検出していき、この検出が完了したところで、出力配線群Ａ２に属する隣接出力配線Ｂ２と出力配線群Ａ４に属する隣接出力配線Ｂ４とを平行して検出していくようにしてもよい。これにより、隣接出力配線Ｂ１〜Ｂ４の検出時間が改善される。

このように、制御信号生成回路１１が、隣接出力配線Ｂ１〜Ｂ４と電気的に接合されるべき出力端子５２ｂから応答信号が出力されるような制御信号を生成するとき、当該制御信号は、隣接出力配線Ｂ１〜Ｂ４に隣接する他の出力配線群Ａ１〜Ａ４に係る出力端子５２ｂから応答信号が出力されないものとなっている。

以上、説明した本変形例によると、隣接出力配線Ｂ１〜Ｂ４と隣接する他の出力配線群に対応する静電結合プローブと、当該隣接出力配線Ｂ１〜Ｂ４に隣接する他の出力配線群Ａ１〜Ａ４に属する出力配線５７とが静電結合した場合であっても、判定回路１６が隣接する他の出力配線群Ａ１〜Ａ４に関して誤判定することがなくなる。これにより、出力配線５７が狭ピッチに配置されていても、静電結合プローブ４ａ〜４ｄを、これに対応する出力配線群Ａ１〜Ａ４に隣接する他の出力配線群Ａ１〜Ａ４と静電結合しないように精密に配置する必要がなくなる。さらに、各出力配線群Ａ１〜Ａ４において、隣接出力配線Ｂ１〜Ｂ４を除く出力配線５７からの応答信号を４つの検知装置１７ａ〜１７ｄが同時に検知することができる。これらにより、ＣＯＦ５０の検査時間をさらに短縮することができる。また、出力端子５２ｂから誤判定の元となる応答信号が出力されないため、省電力化を図ることができる。

なお、本変形例においては、制御信号生成回路１１が、隣接出力配線Ｂ１〜Ｂ４と電気的に接合されるべき出力端子５２ｂから応答信号が出力されるような制御信号を生成するとき、当該制御信号は、隣接出力配線Ｂ１〜Ｂ４に隣接する他の出力配線群Ａ１〜Ａ４に係る出力端子５２ｂから応答信号が出力されないものとなる構成であるが、当該制御信号が、隣接出力配線Ｂ１〜Ｂ４に隣接する他の出力配線群Ａ１〜Ａ４に係る出力端子５２ｂから応答信号が出力される構成であってもよい。この場合、制御信号生成回路１１が当該制御信号を生成するとき、判定回路１６が、隣接する他の出力配線群Ａ１〜Ａ４に対応する検知装置１７ａ〜１７ｄからの検知結果を判定の基礎としない。

＜第２実施形態＞
次に、本発明に係る第２実施形態について図８を参照しつつ説明する。図８は、第２実施形態の回路基板検査装置の機能ブロック図である。なお、第１実施形態と実質的に同じ部材及び機能部については同一の符号を付して説明を省略する。図８に示すように、制御装置１１０は、制御信号生成回路（制御信号生成手段）１１１と、ドライバＩＣ駆動電源１２と、４つのフィルタ回路１１３ａ〜１１３ｄと、４つの増幅回路１４ａ〜１４ｄと、４つの積分回路１５ａ〜１５ｄと、判定回路１６とを有している。そして、静電結合プローブ４ａ、フィルタ回路１１３ａ、増幅回路１４ａ及び積分回路１５ａが検知装置１１７ａを、静電結合プローブ４ｂ、フィルタ回路１１３ｂ、増幅回路１４ｂ及び積分回路１５ｂが検知装置１１７ｂを、静電結合プローブ４ｃ、フィルタ回路１１３ｃ、増幅回路１４ｃ及び積分回路１５ｃが検知装置１１７ｃを、静電結合プローブ４ｄ、フィルタ回路１１３ｄ、増幅回路１４ｄ及び積分回路１５ｄが検知装置１１７ｄをそれぞれ形成している。

制御信号生成回路１１１は、入力プローブ３と接続されており、入力プローブ３からＣＯＦ５０における外部入力ランド５３、入力配線５４及び回路入力ランド５５を介してドライバＩＣ５２の複数の入力端子５２ａに入力される制御信号を生成するものである。この制御信号は、入力端子５２ａに入力されると、出力配線群Ａ１、Ａ３に係る出力端子５２ｂからは、２０ＫＨｚの周波数を有する応答信号が出力され、出力配線群Ａ２、Ａ４に係る出力端子５２ｂからは、４０ＫＨｚの周波数を有する応答信号が出力されるものとなっている。

そして、検知装置１１７ａのフィルタ回路１１３ａ、及び、検知装置１１７ｃのフィルタ回路１１３ｃは、２０ＫＨｚの周波数帯域を有する信号のみを通過させるバンドパスフィルタである。検知装置１１７ｂのフィルタ回路１１３ｂ、及び、検知装置１１７ｄのフィルタ回路１１３ｄは、４０ＫＨｚの周波数帯域を有する信号のみを通過させるバンドパスフィルタである。

次に、回路基板検査装置１０１の作動について図９を参照しつつ説明する。図９は、図７は、回路基板検査装置１０１の作動を示すフローチャートである。回路基板検査装置１０１によるＣＯＦ５０の検査が開始されると、図９に示すように、Ｓ３０１に移行し、制御信号生成回路１１１が、各出力配線群Ａ１〜Ａ４毎にそれぞれ多数の出力端子５２ｂのうちの１つから応答信号が出力されるような制御信号を生成する。生成された制御信号は、入力プローブ３を介してＣＯＦ５０の外部入力ランド５３に入力される。そして、入力端子５２ａとこれに対応する回路入力ランド５５とが電気的に接合されている場合には、入力端子５２ａからドライバＩＣ５２に制御信号が入力され、制御信号に対応する出力端子５２ｂから応答信号が出力される。このとき、互いに離隔した出力配線群Ａ１、Ａ３に係る出力端子５２ｂからは２０ＫＨｚの周波数を有する応答信号が出力される。また、これらに隣接する出力配線群Ａ２、Ａ４に係る出力端子５２ｂからは４０ＫＨｚの周波数を有する応答信号が出力される。そして、応答信号が出力された出力端子５２ｂとこれに対応する回路出力ランド５６とが電気的に接合されている場合には、当該出力端子５２ｂから出力配線５７に所定以上の信号強度を有する応答信号が出力される。このとき、出力配線５７からこれに静電結合されている静電結合プローブ４ａ〜４ｄに応答信号が出力される。

このとき、上述したように、出力配線５７が狭ピッチで配置されているため、隣接出力配線Ｂ１〜Ｂ４が、隣接する他の出力配線群Ａ１〜Ａ４に対応する静電結合プローブ４ａ〜４ｄと静電結合されることがある。例えば、図４の場合には、隣接出力配線Ｂ１が、対応する静電結合プローブ４ａだけでなく静電結合プローブ４ｂとも静電結合されている。この場合、隣接出力配線Ｂ１に応答信号が出力されると、隣接出力配線Ｂ１から静電結合プローブ４ａ及び静電結合プローブ４ｂに応答信号が入力される。このとき、出力配線群Ａ２に係る出力端子５２ｂからも応答信号が出力されるため、出力配線群Ａ２に属する出力配線５７からも静電結合プローブ４ｂに応答信号が入力される。つまり、検知装置１１７ｂが、２つの応答信号を検出することになる。この場合であっても、検知装置１１７ｂにおいては、フィルタ回路１１３ａによって、隣接出力配線Ｂ１から出力された２０ＫＨｚの周波数を有する応答信号が除去され、対応する出力配線５７から出力された４０ＫＨｚの周波数を有する応答信号のみが取り出される。フィルタ回路１１３ａによって取り出された応答信号は、増幅回路１４ａによって信号強度が増幅され、積分回路１５ａによって積分されて検知結果を生成する。

このように、検知装置１７ａ〜１７ｄが対応する出力配線５７からの応答信号のみを検知し、検知結果を生成する。生成された検知結果はそれぞれ判定回路１６に出力される。そして、Ｓ３０２に移行し、判定回路１６は、検知装置１１７ａ〜１１７ｄから出力された検知結果である応答信号の信号強度が所定以上になっているか否かに基づいて、入力端子５２ａとこれに対応する回路入力ランド５５とが電気的に接合されているか否か、及び、応答信号が出力される出力端子５２ｂとこれに対応する回路出力ランド５６とが電気的に接合されているか否かを判定する。

その後、Ｓ３０３に移行して、各出力配線群Ａ１〜Ａ４に属する出力配線５７のうち、検査すべき次の出力端子５２ｂがあるか否を判断する。検査すべき次の出力端子５２ｂがある場合には（Ｓ３０３：ＹＥＳ）、再びＳ３０１に移行し、検査すべき次の出力端子５２ｂに関して上述した作動を繰り返す。検査すべき次の出力端子５２ｂがない場合には（Ｓ３０３：ＮＯ）、ＣＯＦ５０の検査を終了する。

このように、回路基板検査装置１０１においては、制御信号生成回路１１が、互いに隣接する２つの出力配線群Ａ１〜Ａ４に係る出力端子５２ｂから互いに異なる周波数で応答信号が出力されるような制御信号を生成し、検知装置１１７ａ〜１１７ｄが各制御信号に対する応答信号を検知し、その検知結果を判定回路１６に出力することによって、ＣＯＦ５０の検査を行っている。

以上、説明した本実施形態によると、検知装置１１７ａ〜検知装置１１７ｃが、対応する出力配線群Ａ１〜Ａ４に属する出力配線５７からの応答信号を同時に検知する。そして、判定回路１６が、応答信号が出力される出力端子５２ｂとこれに対応する回路出力ランド５６とが電気的に接合されているか否かを４つ同時に判定する。これにより、ＣＯＦ５０の検査時間を短縮することができる。

また、静電結合プローブ４ａ〜４ｄがこれに対応する出力配線群Ａ１〜Ａ４に隣接する他の出力配線群Ａ１〜Ａ４に属する出力配線５７と静電結合した場合であっても、対応する出力配線群Ａ１〜Ａ４に属する出力配線５７からの応答信号と隣接する他の出力配線群Ａ１〜Ａ４に属する出力配線５７からの応答信号とが混在しなくなり、判定回路１６が誤判定しなくなる。これにより、出力配線５７が狭ピッチに配置されている場合などにおいて、静電結合プローブ４ａ〜４ｄを隣接する他の出力配線群Ａ１〜Ａ４と静電結合しないように精密に配置する必要がなくなり、ＣＯＦ５０の検査時間をさらに短縮することができる。

以上、本発明の好適な実施の形態について説明したが、本発明は上述の実施の形態に限られるものではなく、特許請求の範囲に記載した限りにおいてさまざまな設計変更が可能なものである。例えば、上述した第１実施形態によると、制御信号生成回路１１が、互いに隣接する２つの出力配線群Ａ１〜Ａ４に係る出力端子５２ｂから互いに異なるタイミングで応答信号が出力されるような制御信号を生成する構成であるが、全ての出力配線群Ａ１〜Ａ４に係る出力端子５２ｂから同じタイミングで応答信号が出力される構成であってもよい。なお、この場合、静電結合プローブ４ａ〜４ｂが、対応する出力配線群Ａ１〜Ａ４に隣接する他の出力配線群Ａ１〜Ａ４に属する出力配線５７と静電結合されないように配置されることが好ましい。

また、第１及び第２実施形態においては、回路基板検査装置１が４つの検知装置１７ａ〜１７ｂ、１１７ａ〜１１７ｂを有する構成であるが、２つ又は３つの検査装置を有する構成であってもよいし、５つ以上の検査装置を有する構成であってもよい。

さらに、第１及び第２実施形態においては、検知装置１７ａ〜１７ｂ、１１７ａ〜１１７ｂが増幅回路１４ａ〜１４ｄ、及び、積分回路１５ａ〜１５ｄを有する構成であるが、これらを有さない構成であってもよいし、いずれか一方のみを有する構成であってもよい。

また、本発明においては、静電結合プローブ４ａ〜４ｄは、出力配線５７の延在方向に直交する方向に関して互いに隣接するように千鳥状に配置される構成であるが、静電結合プローブ４ａ〜４ｄは、対応する出力配線群Ａ１〜Ａ４に属する全ての出力配線５７と静電結合されるのであれば、任意の位置に配置されてもよい。なお、静電結合プローブ４ａ〜４ｄの配置位置によって、電気的接続状態が検出される配線距離が決まり、ＣＯＦ５０上の配線の断線や短絡をも検出するという観点から、静電結合プローブ４ａ〜４ｄをできるだけ外部入力ランド５３から離れた位置に配置することが好ましい。

また、第２実施形態において、応答信号は２０ＫＨｚと４０ＫＨｚとが用いられ、これらは正数倍の関係にあったが、よりフィルタ回路１１３ａ〜１１３ｄによる周波数分離の精度を高めるという観点からは、特定の倍率関係を持たない方がよい。例えば、１５ＫＨｚと３８ＫＨｚとを用いることが好ましい。

本発明に係る第１実施形態の回路基板検査装置の概略構成図である。 図１に示す回路基板検査装置の検査対象となるＣＯＦの平面図である。 図１に示すIII−III線に関する回路基板検査装置の部分断面図である。 図１に示す回路基板検査装置の機能ブロック図である。 図１に示す静電結合プローブの配置位置を示す図である。 図１に示す回路基板検査装置の作動を示すフローチャートである。 図１に示す回路基板検査装置の作動の変形例を示すフローチャートである。 本発明に係る第１実施形態の回路基板検査装置の機能ブロック図である。 図８に示す回路基板検査装置の作動を示すフローチャートである。

符号の説明

１、１０１ 回路基板検査装置
３ 入力プローブ
４ａ〜４ｄ 静電結合プローブ
５ 同軸ケーブル
６ 絶縁シート
１０、１１０ 制御装置
１１、１１１ 制御信号生成回路
１２ 駆動電源
１３ａ〜１３ｄ、１１３ａ〜１１３ｄ フィルタ回路
１４ａ〜１４ｄ 増幅回路
１５ａ〜１５ｄ 積分回路
１６ 判定回路
１７ａ〜１７ｄ、１１７ａ〜１１７ｄ 検知装置
５０ ＣＯＦ
５１ シート基材
５２ ドライバＩＣ
５２ａ 入力端子
５２ｂ 出力端子
５３ 外部入力ランド
５４ 入力配線
５５ 回路入力ランド
５６ 回路出力ランド
５７ 出力配線
５８ 外部出力ランド
Ａ１〜Ａ４ 出力配線群
Ｂ１〜Ｂ４ 隣接出力配線

Claims (8)

1. 制御信号が入力される入力端子及び前記入力端子に入力された制御信号に基づいて応答信号を出力する複数の出力端子を有する集積回路が実装されていると共に、前記複数の出力端子と電気的にそれぞれ接合されるべき複数の出力配線が形成された回路基板を検査するための回路基板検査装置であって、
   前記入力端子と電気的に接続される入力プローブと、
   前記入力プローブから前記入力端子に入力される制御信号を生成する制御信号生成手段と、
   前記複数の出力配線に出力された前記応答信号を検知する複数の検知装置と、
   前記検知装置の検知結果に基づいて前記出力端子と前記出力配線とが電気的に接合されているか否かを判定する判定手段とを備えており、
   前記検知装置が、前記複数の出力配線と静電結合することによって、当該出力配線と電気的に接合されるべき前記出力端子から出力された前記応答信号が当該出力配線を介して入力される静電結合プローブを有しており、
   前記制御信号生成手段が、互いに隣り合う２以上の前記出力配線から成る複数の出力配線群にそれぞれ属する複数の前記出力端子から互いに異なるタイミングで前記応答信号が出力されるような制御信号を生成することを特徴とする回路基板検査装置。
2. 前記制御信号生成手段が、互いに隣接する２つの前記出力配線群に係る前記出力端子から互いに異なるタイミングで応答信号が出力されるような制御信号を生成することを特徴とする請求項１に記載の回路基板検査装置。
3. 前記制御信号生成手段が、前記出力配線群に属する前記出力配線のうち、隣接する他の前記出力配線群の近傍に位置する前記出力配線と電気的に接合されるべき前記出力端子から応答信号が出力されるような制御信号を生成したとき、前記判定手段が、前記他の出力配線群に対応する検知装置からの検知結果を判定の基礎としないことを特徴とする請求項１に記載の回路基板検査装置。
4. 前記制御信号生成手段が、前記出力配線群に属する前記出力配線のうち、隣接する他の前記出力配線群近傍に位置する前記出力配線と電気的に接合されるべき前記出力端子から応答信号が出力されるような制御信号を生成するとき、当該制御信号は、前記他の前記出力配線群に係る前記出力端子から応答信号が出力されないものであることを特徴とする請求項１に記載の回路基板検査装置。
5. 前記制御信号生成手段が、互いに隣接する２つの前記出力配線群に係る前記出力端子から互いに異なる周波数を有する応答信号が出力されるような制御信号を生成し、
   前記検知装置が、対応する前記出力配線群に係る前記出力端子から出力される応答信号が有する周波数帯域の信号のみを通過させるフィルタ回路をさらに有していることを特徴とする請求項１に記載の回路基板検査装置。
6. 複数の前記静電結合プローブが、前記出力配線の延在方向に直交する方向に千鳥状に配置されることを特徴とする請求項１〜５のいずれかに記載の回路基板検査装置。
7. 前記検知装置が、前記静電結合プローブに入力された応答信号の信号強度を増幅する増幅回路をさらに有していることを特徴とする請求項１〜６のいずれかに記載の回路基板検査装置。
8. 前記検知装置が、前記静電結合プローブに入力された応答信号の積分値を出力する積分回路をさらに有していることを特徴とする請求項１〜７のいずれかに記載の回路基板検査装置。

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