JP2007157964A - 半導体記憶装置及びその製造方法 - Google Patents

Abstract

【課題】寄生容量の影響の少ない高速動作が可能な半導体記憶装置及びその製造方法を提供することにある。
【解決手段】半導体層１１の第１の表面１１ａに、第１の電極１６、誘電体膜１７、及び第２の電極１８からなるキャパシタ５０を形成し、第１の表面１１ａに対向する第２の表面１１ｂに、ソース領域２３ａ、ドレイン領域２３ｂ及びゲート電極２３ｃからなるトランジスタ２３を形成する。キャパシタ５０の第１の電極１６は、半導体層１１内に形成された第１のコンタクトプラグ１３を介して、トランジスタ２３のソース領域２３ａ（またはドレイン領域２３ｂ）に電気的に接続されており、第１のコンタクトプラグ１３は、その側面に形成された絶縁膜１２により、半導体層１１と電気的に絶縁されている。
【選択図】図１

Description

本発明は、強誘電体膜を用いたキャパシタを有する半導体記憶装置及びその製造方法に関する。

近年、半導体メモリ装置としては、ヒステリシス特性を有する強誘電体材料膜、例えばＳｒＢｉ₂Ｔａ₂Ｏ₉（ＳＢＴ）又はＰＢ（Ｚｒ_x，Ｔｉ_1-x）Ｏ₃（ＰＺＴ）等よりなる容量絶縁膜を有する不揮発性の強誘電体メモリ装置が開発されている。このような強誘電体メモリ装置に用いられるＳＢＴ及びＰＺＴ等の強誘電体材料は強誘電体酸化物である。

しかしながら、このような強誘電体材料を用いた場合、良好な特性を示す強誘電体膜を形成するために、高温で熱処理を施して強誘電体材料を結晶化させる必要がある。例えば、ＰＺＴでは６００〜７００℃、ＳＢＴでは７００〜８００℃という高温での熱処理が結晶化に必要とされている。そして、この強誘電体材料の結晶化は、基板上に電極や強誘電体材料の薄膜が形成された素子全体を熱処理炉で高温下にさらすことで行われる。この高温の熱処理は素子に与えるダメージが大きく、例えば、原子拡散により電極等の周辺部材の特性劣化をもたらしていた。また、強誘電体メモリにトランジスタその他の半導体デバイスを集積する場合、高温の熱処理による熱負荷によってトランジスタ等の特性が劣化することもあった。これは、高誘電体材料を用いた場合においても同様である。

このような高温工程におけるトランジスタ等の特性劣化を防ぐ方法として、半導体層の第１の表面に強誘電体キャパシタを形成し、第１の表面に対向する第２の表面にトランジスタを設け、トランジスタと強誘電体キャパシタとを半導体層内に形成された拡散層等を介して接続するようにした半導体記憶装置が特許文献１に記載されている。以下、図４を参照しながら説明する。

図４に示すように、半導体基板から形成された薄膜シリコン層１０１の第１の表面側に、エピタキシャル成長法で形成された第１の電極１０４、誘電体膜１０５、及び第２の電極１０６からなる強誘電体キャパシタ１０２が形成されている。なお、強誘電体キャパシタ１０２は、薄膜シリコン層１０１の第１の表面側に一様に連続した平面として形成されている。また、薄膜シリコン層１０１の第１の表面に対向する第２の表面側には、トランジスタ１０３が形成されている。

ここで、トランジスタ１０３のゲート電極１１０はワード線を兼ね、ドレイン領域１０８が、コンタクトプラグ１１１を介してビット線１１２に接続され、さらに、ソース領域１０７が、薄膜シリコン層１０１内に形成されたドープトポリシリコンからなるコンタクトプラグ１１３、及び側壁拡散層１１４を介して、強誘電体キャパシタ１０２の第１の電極１０４に接続されることによって、半導体記憶装置１００を構成している。

なお、薄膜シリコン層１０１の第２の表面は、第１の表面に強誘電体キャパシタ１０２を形成した後、半導体基板の第１の表面に対向する表面の一部を除去することによって形成されたものである。

上記の半導体記憶装置１００によれば、薄膜シリコン層１０１の第２の表面にトランジスタを形成する前に、第１の表面に強誘電体キャパシタ１０２が形成されるので、キャパシタ形成時おける高温アニールが可能となり、良好な特性を有する半導体記憶装置が実現できる。
特開平１１−７４４７７号公報

特許文献１に記載された半導体記憶装置は、トランジスタの特性を損なうことなく、強誘電体キャパシタの高温アニールができるので、その結果、良好な特性を有するキャパシタが得られる点では優れているが、半導体記憶装置の動作特性の観点から見た場合、以下のような課題がある。

すなわち、図４に示したように、強誘電体キャパシタ１０２の第１の電極は、コンタクトプラグ１１３及び側壁拡散層１１４を介して、トランジスタ１０３のソース領域１０７に接続されていることから、側壁拡散層１１４による接合容量やコンタクトプラグ１１３による寄生容量が発生している。

ところで、特許文献１に記載された半導体記憶装置は、上述したように、トランジスタ１０３の特性を損なうことなく、強誘電体キャパシタ１０２の高温アニールができるようにすることを目的としたもので、そのために、強誘電体キャパシタ１０２及びトランジスタ１０３を、半導体基板表面の一部を除去して形成された薄膜シリコン層１０１の両主面に形成している。

しかしながら、薄膜シリコン層１０１は、半導体基板表面の一部を除去して形成されているため、薄膜シリコン層１０１の厚みは、その後に薄膜シリコン層上に形成される層間絶縁層等の厚みに比べて、相当に厚いものになっている。従って、薄膜シリコン層１０１に形成された側壁拡散層１１４やコンタクトプラグ１１３は、他の構成部分よりも大きなものになっている。それ故、側壁拡散層１１４やコンタクトプラグ１１３に起因する寄生容量は、他の構成部分に起因する寄生容量に比して、相当程度大きなものになっている。すなわち、半導体記憶装置における全寄生容量は、側壁拡散層１１４やコンタクトプラグ１１３に起因する寄生容量でほぼ律せられていると考えることができ、そのため、これらの寄生容量に起因する半導体記憶装置の動作速度の劣化が問題となる。

本発明はかかる点に鑑みてなされたもので、寄生容量の影響の少ない高速動作が可能な半導体記憶装置及びその製造方法を提供することを目的とする。

本発明に係わる半導体記憶装置は、第１の表面とこれに対向する第２の表面を有する半導体層と、当該半導体層の第１の表面に形成された第１の電極、誘電体膜及び第２の電極からなるキャパシタと、半導体層の第２の表面に形成されたトランジスタとを備え、キャパシタの第１の電極は、半導体層内に形成された第１のコンタクトプラグを介して、トランジスタのソース領域またはドレイン領域に電気的に接続されており、第１のコンタクトプラグは、当該第１のコンタクトプラグの側面に形成された絶縁膜により、半導体層と電気的に絶縁されていることを特徴とする。

上記の構成によれば、キャパシタの第１の電極と、トランジスタのソース領域またはドレイン領域とを接続する第１のコンタクトプラグは、その側面に形成された絶縁膜を介して半導体層に接しているので、コンタクトプラグによる寄生容量を非常に小さくすることができる。その結果、寄生容量の影響の少ない高速動作が可能な半導体記憶装置が得られる。

ある好適な実施形態において、半導体層の第２の表面に形成されたトランジスタ上には、層間絶縁層がさらに形成されており、層間絶縁層内には、第２のコンタクトプラグ及び第３のコンタクトプラグが形成されるとともに、第２及び第３のコンタクトプラグは、層間絶縁層上に形成された配線層を介して互いに電気的に接続されており、第２のコンタクトプラグ及び第３のコンタクトプラグは、第１のコンタクトプラグ、及びトランジスタのソース領域またはドレイン領域にそれぞれ電気的に接続されているこが好ましい。

このようにすれば、トランジスタのソース領域またはドレイン領域を、第３のコンタクトプラグ、配線層、及び第２のコンタクトを介して、容易に第１のコンタクトプラグに接続することができる。

ある好適な実施形態において、第２のコンタクトプラグの径は、第１のコンタクトプラグの径よりも小さく形成されており、第２のコンタクトプラグは、半導体層内において、第１のコンタクトプラグに接続されていることが好ましい。

このようにすると、第２のコンタクトプラグを第１のコンタクトプラグに接続する際の合わせ精度が緩くなり、第２のコンタクトプラグを容易に第１のコンタクトに接続させることができる。

ある好適な実施形態において、半導体層の第２の表面に、トランジスタのソース領域またはドレイン領域に隣接する素子分離領域が形成されており、層間絶縁層層内に形成された第２のコンタクトプラグは、素子分離領域を貫通して、半導体層内に形成された第１のコンタクトプラグに接続されていることが好ましい。

このようにすると、第１のコンタクトプラグを、トランジスタのソース領域またはドレイン領域に接近して形成することができ、半導体記憶装置の微細化を図ることができる。

ある好適な実施形態において、半導体層の第１の表面には絶縁層がさらに形成されており、キャパシタは、絶縁層に形成された凹部の内壁に沿って形成されていることが好ましい。

このようにすると、キャパシタを立体型にすることができ、半導体記憶装置の高集積化が可能となる。

ある好適な実施形態において、半導体記憶装置に半導体素子が積層されていることが好ましい。

このようにすると、半導体記憶装置と集積回路（ＬＳＩ）と混載したシステム・イン・パッケージが容易に得られる。

本発明に係わる半導体記憶装置の製造方法は、半導体基板の第１の表面にコンタクトホールを形成する工程と、コンタクトホールの内壁に絶縁膜を形成した後、当該コンタクトホール内に導電材料を埋め込むことによって、第１のコンタクトプラグを形成する工程と、第１のコンタクトプラグ上に、第１の電極、誘電体膜及び第２の電極からなるキャパシタを形成する工程と、半導体基板の第１の表面と対向する表面の一部を除去することにより第２の表面を形成する工程と、半導体基板の第２の表面にトランジスタを形成する工程と、トランジスタのソース領域またはドレイン領域と、第１のコンタクトプラグとを電気的に接続するための配線を形成する工程とを有することを特徴とする。

上記の方法によれば、第１のコンタクトプラグの側面に絶縁膜を容易に形成することができ、第１のコンタクトプラグの寄生容量の影響の少ない高速動作が可能な半導体記憶装置を容易に製造することができる。

ある好適な実施形態において、配線を形成する工程は、半導体基板の第２の表面に形成されたトランジスタ上に層間絶縁層を形成する工程と、層間絶縁層内に第２のコンタクトプラグ及び第３のコンタクトプラグを形成する工程と、層間絶縁層上に、第２のコンタクトプラグと第３のコンタクトプラグとを電気的に接続する配線層を形成する工程とを含み、第２のコンタクトプラグ及び第３のコンタクトプラグは、第１のコンタクトプラグ及びトランジスタのソース領域またはドレイン領域に、それぞれ電気的に接続するように、層間絶縁層内の所定の領域に形成されていることが好ましい。

このようにすると、トランジスタのソース領域またはドレイン領域と、第１のコンタクトプラグとを電気的に接続するための配線を容易に形成することができる。

ある好適な実施形態において、半導体基板の第２の表面に、トランジスタのソース領域またはドレイン領域に隣接する素子分離領域を形成する工程をさらに有し、第２のコンタクトプラグは、素子分離領域を貫通して、第１のコンタクトプラグに接続されるように形成されていること好ましい。

このようにすると、第１のコンタクトプラグを、トランジスタのソース領域またはドレイン領域に接近して形成することができ、半導体記憶装置の微細化を図ることができる。

ある好適な実施形態において、第２のコンタクトプラグの径は、第１のコンタクトプラグの径よりも小さく形成されていることが好ましい。

このようにすると、第２のコンタクトプラグを第１のコンタクトプラグに接続する際の合わせ精度が緩くなり、第２のコンタクトプラグを容易に第１のコンタクトに接続させることができる。

ある好適な実施形態において、キャパシタ上に保護膜を形成した後、当該保護膜を介して半導体基板を支持基板に接合する工程をさらに有し、半導体基板の第２の表面を形成する工程は、半導体基板が支持基板によって支持されながら実行されることが好まし。

このようにすると、半導体基板にダメージを与えることなく、半導体基板の表面の一部を除去し、第２の表面を形成することができる。

ある好適な実施形態において、半導体基板の第２の表面を形成する工程において、第１のコンタクトプラグが露出しないように、半導体基板の第１の表面に対向する表面の一部を除去することが好ましい。

このようにすると、第２の表面にトランジスタを形成する際、第１のコンタクトプラグ材料の汚染によるトランジスタ特性の劣化を防止することができる。

ある好適な実施形態において、配線を形成する工程の後、半導体素子を含む基板を、半導体記憶装置が形成された半導体基板に貼り合わせる工程をさらに有することが好ましい。

このようにすると、半導体記憶装置と集積回路（ＬＳＩ）と混載するシステム・イン・パッケージを容易に形成することができる。

本発明に係わる半導体記憶装置によれば、キャパシタの第１の電極と、トランジスタのソース領域またはドレイン領域とを接続する第１のコンタクトプラグを、その側面に形成された絶縁膜を介して半導体層に接するように形成することによって、コンタクトプラグによる寄生容量を非常に小さくすることができる。これにより、寄生容量の影響の少ない高速動作が可能な半導体記憶装置を得ることができる。

以下に、本発明の実施の形態について、図面を参照しながら説明する。以下の図面においては、説明の簡略化のため、実質的に同一の機能を有する構成要素を同一の参照符号で示す。なお、本発明は以下の実施形態に限定されない。

図１は、本発明の実施の形態における半導体記憶装置１０の構成を模式的に示した断面図である。

図１に示すように、半導体層１１の第１の表面１１ａには、第１の電極１６、誘電体膜１７、及び第２の電極１８からなるキャパシタ５０が形成され、第１の表面１１ａに対向する第２の表面１１ｂには、ソース領域２３ａ、ドレイン領域２３ｂ、及びゲート電極２３ｃからなるトランジスタ２３が形成されている。

ここで、半導体層１１は、後述する半導体記憶装置１０の製造方法のところで詳しく説明するが、半導体基板の一部を除去して形成されたもので、結晶性を備えたものである。

キャパシタ５０の第１の電極１６は、半導体層１１内に形成された第１のコンタクトプラグ１３を介して、トランジスタ２３のソース領域２３ａ（またはドレイン領域２３ｂ）に電気的に接続されており、第１のコンタクトプラグ１３は、その側面に形成された絶縁膜１２により、半導体層１１と電気的に絶縁されている。

なお、キャパシタ５０の第１の電極１６を、第１のコンタクトプラグ１３を介して、トランジスタ２３のソース領域２３ａ（またはドレイン領域２３ｂ）に電気的に接続する具体的な構成は、以下のように行われる。

すなわち、図１に示すように、半導体層１１の第２の表面１１ｂに形成されたトランジスタ２３上に層間絶縁層２７ｄを形成し、この層間絶縁層２７ｄ内に第２のコンタクトプラグ２４ａと、第３のコンタクトプラグ２４ｂを形成する。そして、第２のコンタクトプラグ２４ａ及び第３のコンタクトプラグ２４ｂを、層間絶縁層２７ｄ上に形成された配線層３０ａを介して電気的に接続する。

ここで、第２のコンタクトプラグ２４ａは、第１のコンタクトプラグ１３に電気的に接続されるように、また、第３のコンタクトプラグ２４ｂは、トランジスタ２３のソース領域２３ａ（またはドレイン領域２３ｂ）に電気的に接続されるように、それぞれ形成される。

こうして、キャパシタ５０の第１の電極１６は、第１のコンタクトプラグ１３、第２のコンタクトプラグ２４ａ、配線層３０ａ、及び第３のコンタクトプラグ２４ｂを介して、トランジスタ２３のソース領域２３ａ（またはドレイン領域２３ｂ）に電気的に接続されることになる。

図１に示した本実施形態によれば、キャパシタ５０の第１の電極１６と、トランジスタ２３のソース領域２３ａまたはドレイン領域２３ｂとを接続する第１のコンタクトプラグ１３を、その側面に形成された絶縁膜１２を介して半導体層１１に接するように形成することによって、第１のコンタクトプラグ１３による寄生容量を、キャパシタ５０の誘電体膜１７の容量の１／１０⁵以下まで小さくすることができる。これにより、寄生容量の影響の少ない高速動作が可能な半導体記憶装置を実現することができる。

また、トランジスタ２３上に形成された層間絶縁層２７ｄに、第２のコンタクトプラグ２４ａ、第３のコンタクトプラグ２４ｂ、及びこれらを接続する配線層３０ａを形成することによって、これらを介して、トランジスタのソース領域２３ａまたはドレイン領域２３ｂを、第１のコンタクトプラグ１３に容易に接続することができる。

ところで、図１に示すように、第２のコンタクトプラグ２４ａは、半導体層１１内において、第１のコンタクトプラグ１３と接続されるが、このとき、第２のコンタクトプラグ２４ａの径を、第１のコンタクトプラグ１３の径よりも小さく形成しておいてもよい。こうすることによって、第２のコンタクトプラグ２４ａを第１のコンタクトプラグ１３に接続する際の合わせ精度を緩くすることができ、その結果、第２のコンタクトプラグ２４ａを容易に第１のコンタクトプラグ１３に接続させることができる。

また、図１に示すように、半導体層１１の第２の表面１１ｂに、トランジスタ２３のソース領域２３ａまたはドレイン領域２３ｂに隣接するように、素子分離領域２２を形成し、第２のコンタクトプラグ２４ａを、素子分離領域２２を貫通させて、半導体層１１内に形成された第１のコンタクトプラグ１３に接続するようにしてもよい。こうすることによって、第１のコンタクトプラグ１３を、トランジスタ２３のソース領域２３ａまたはドレイン領域２３ｂに近接して形成することができ、半導体記憶装置１０の微細化を図ることができる。

さらに、図１に示すように、半導体層１１の第１の表面１１ａに絶縁層２７ｃを形成し、この絶縁層２７ｃの所定の領域に凹部を形成して、キャパシタ５０を、この凹部の内壁に沿って形成してもよい。こうすることによって、キャパシタ５０を立体型にすることができ、半導体記憶装置１０の高集積化が可能となる。

なお、本発明においては、キャパシタ５０の誘電体膜１７として強誘電体膜を用いた場合に、特に顕著な効果を発揮するが、高誘電体膜等の他の誘電体膜を用いた場合にも、同様の効果を発揮することは勿論である。

ところで、誘電体膜１７として強誘電体膜を用いた場合には、強誘電体膜固有の問題に対処するために、所定の領域に、酸素バリア膜や水素バリア膜を設けることが必要となる。

具体的には、図１に示すように、キャパシタ５０の下方に、第１の水素バリア膜１９が形成され、第１の電極１６上には、積層膜よりなる酸素バリア膜１５、及び水素バリア膜１４が形成され、その上に半導体層１１が配置されている。ここで、第１の水素バリア膜１９と第２の水素バリア膜１４とは、キャパシタ５０の周囲に形成された溝２８の内部において互いに接触している。

なお、図１において、キャパシタ５０に隣接して、キャパシタ５０とほぼ同様の構造を有する構成体５０’が形成されているが、これは、導通用ダミーキャパシタとして機能するもので、キャパシタ５０の第２の電極１８は、この導通用ダミーキャパシタ５０’、及び半導体層１１内に形成された第１のコンタクトプラグ１３’及び第２のコンタクトプラグ２４ｃを介して、プレート線３０ｂに接続されている。

次に、本発明の実施の形態における半導体記憶装置の製造方法について、図２（ａ）〜（ｅ）に示した工程断面図を参照しながら説明する。なお、本工程においては、導通用ダミーキャパシタ５０’（及びそれに付随する構成体）も同時に形成されるが、それらの構造は、キャパシタ５０と基本的に同じであるので、その部分の説明は省略する。

まず、図２(ａ)に示すように、半導体基板１１の第１の表面１１ａに、反応イオンエッチング法を用いて溝を選択的に形成し、第１の表面１１ａにＣＶＤ法を用いてSiO₂を堆積した後、化学的機械的研磨法（ＣＭＰ）を用いて、第１の表面１１ａを平坦化することで、溝内部に埋め込まれた絶縁層となる酸化シリコン１２を形成する。その後、酸化シリコン１２の表面を含む第１の表面１１ａに、窒化シリコンからなる第２の水素バリア膜１４を形成する。

続いて、反応イオンエッチング法を用いて、溝の内部に形成された酸化シリコン１２にホールを選択的に形成し、ＣＶＤ法を用いて、タングステンよりなる第１のコンタクトプラグ１３、１３’を形成する。

ここで、第２の水素バリア膜１４ としては、窒化シリコン以外に、例えば、酸化窒化シリコン(SiON) 、酸化アルミニウム(Al₂O₃) 、酸化チタンアルミニウム(TiAlO) 、酸化タンタルルミニウム(TaAlO) 、珪化酸化チタン(TiSiO)、又は珪化酸化タンタル(TaSiO)等を用いることができる。

次に、図２（ｂ）に示すように、第１のコンタクトプラグ１３の上に、積層膜よりなるバリア膜１５を形成する。バリア膜１５は、窒化チタンアルミニウム（TiAlN）膜、イリジウム（Ir）膜及び酸化イリジウム（IrO₂）膜の積層膜よりなり、第１のコンタクトプラグ１３の側からこの順序で形成されている。窒化チタンアルミニウム膜は、導電性下部水素バリア膜として機能し、イリジウム膜及び酸化イリジウム膜は酸素バリア膜として機能する。

続いて、バリア膜１５を覆うように第２の水素バリア膜１４の上に、平坦化された酸化シリコンからなる絶縁膜２７ｃを形成した後、絶縁膜２７ｃに、各バリア膜１５の少なくとも一部を露出する凹部をエッチングにより形成する。凹部は第１の表面１１ａに対してテーパー状に形成される。

次に、凹部を含む絶縁膜２７ｃ上に、凹部の内面に沿うように酸化イリジウムと白金（Pt）とからなる膜を形成し、凹部及びその周辺の領域を残すように膜をパターニングし、第１の電極１６を形成する。続いて、ストロンチウム（Sr）、ビスマス（Bi）、タンタル（Ta）及びニオブ（Nb）を主成分とするビスマス層状ペロブスカイト型酸化物である強誘電体膜を、第１の電極１６を覆うように絶縁膜２７ｃ上に形成する。

さらに、強誘電体膜上に白金膜を形成し、強誘電体膜及白金膜をパターニングして、強誘電体膜よりなる容量絶縁膜１７、及び白金膜よりなる第２の電極１８を形成する。これにより、第１の電極１６、容量絶縁膜１７及び第２の電極１８からなるキャパシタ５０を形成する。

なお、キャパシタ５０の形成と同時に、導通用ダミーキャパシタ５０’も形成される。ここで、キャパシタ５０の第２の電極１８は、導通用ダミーキャパシタ５０’と共通になっており、さらに、導通用ダミーキャパシタ５０’近傍の容量絶縁膜１７に設けられ開口部において、導通用ダミーキャパシタ５０’の第１の電極（引き出し用電極）１６と電気的に接続されている。これにより、キャパシタ５０の第２の電極１８は、第１のコンタクトプラグ１３’を介して、所定の電位を供給することが可能となる。

また、絶縁膜２７ｃ及び第２の電極１８の上に、平坦化された酸化シリコンからなる絶縁膜２７ｂを形成する。そして、絶縁膜２７ｂ、２７ｃに対して第１の水素バリア膜１４を露出する溝２８をエッチングにより形成する。溝２８は、キャパシタ５０（及び導通用ダミーキャパシタ）の周囲を取り囲むように形成されている。また、溝２８は第１の表面に対してテーパー状に形成される。

続いて、絶縁膜２７ｂ上及び溝２８の内面に沿って、絶縁性を有する酸化チタンアルミニウム（TiAlO）からなる第１の水素バリア膜１９を形成する。これにより、溝２８の底部において、第１の水素バリア膜１９と第２の水素バリア膜１４は接続される。

なお、強誘電体膜を形成した後であって、強誘電体膜のパターニングを行う前あるいは後に、強誘電体膜に対して７００〜８００℃での熱処理を行い、強誘電体材料を結晶化させる。

続いて、第１の水素バリア膜１９の上に、平坦化された酸化シリコンからなる絶縁膜２７ａを形成した後、貼り合せ用ＢＰＳＧ膜２０を形成し、ＣＭＰにより平坦化を行い、鏡面を得る。そして、支持基板２１を用意し、鏡面である支持基板２１のシリコン表面と半導体基板１１のＢＰＳＧ膜２０とを８００℃以下の温度で接着する。

次に、図２（ｃ）に示すように、半導体基板１１の第１の表面１１ａとは反対側の面から半導体基板１１を酸化シリコン１２が露出するまで研磨し、さらに、トランジスタ形成工程に耐えるように鏡面研磨する。研磨後の表面は、半導体基板１１の第２の表面１１ｂとなる。ここで、第１のコンタクトプラグ１３、１３’が露出しないように第２の表面を形成することにより、第１のコンタクトプラグ１３、１３’の材料による第２の表面の汚染を避けることができ、第２の表面に形成されるトランジスタ２３の特性が劣化しない。

次に、第２の表面１１ｂに、素子分離領域２２及びソース領域２３ａ、ドレイン領域２３ｂ、ゲート絶縁膜（不図示）及びゲート電極２３ｃから構成されるトランジスタ２３を形成する。ここで、素子分離領域２２の一部は、その底部が第１のコンタクトプラグ１３に接するように形成されている。このようにすることにより、トランジスタ２３のソース領域２３ａと第１のコンタクトプラグ１３を極めて近接して配置することができ、高集積化が可能となる。ただし、必ずしも素子分離領域２２の一部の底部が第１のコンタクトプラグ１３に接するように形成しなくともよい。

次に、図２(ｄ)に示すように、トランジスタ２３を覆うように第２の表面１１ｂ上に、平坦化された酸化シリコンからなる層間絶縁層２７ｄを形成する。続いて、ドライエッチング法を用いて、層間絶縁層２７ｄに対してトランジスタ２３のソース領域２３ａ及びドレイン領域２３ｂを露出するコンタクトホールを形成し、第３のコンタクトプラグ２４ｂ、２４ｄを形成する。

次に、ドライエッチング法を用いて、層間絶縁層２７及び素子分離領域２２に対して第１のコンタクトプラグ１３を露出するコンタクトホールを形成し、第２のコンタクトプラグ２４ａ、２４ｃを形成する。ここで、第２のコンタクトプラグ２４ａ、２４ｃの径を、第１のコンタクトプラグ１３よりも小さくしている。これにより、第１のコンタクトプラグ１３、１３’に対して、第２のコンタクトプラグ２４ａ、２４ｃをそれぞれ形成する際の合わせ精度が緩くなり、第２のコンタクトプラグ２４ａを形成しやすくなる。

なお、第２のコンタクトプラグ２４ａ、２４ｃと第３のコンタクトプラグ２４ｂ、２４ｄの形成順序は逆であってもよいし、同時であってもよい。

最後に、層間絶縁層２７上に金属膜を形成し、パターニングすることにより配線層３０ａ、３０ｂ、３０ｃを形成した後、層間絶縁層２７上に平坦化された酸化シリコンからなる絶縁膜２７ｅ、及び保護用ＢＰＳＧ膜２５を形成することにより、半導体記憶装置１０を得る。

ここで、本発明に係わる半導体記憶装置をＳＩＰ（System in Package）に適応した例を、図３を参照しながら説明する。

図３に示すように、保護用膜２５をＣＭＰにより平坦化を行い、鏡面を得てから、半導体素子を含む他のＬＳＩウェハー２６と貼り合せ、その後支持基板２１を剥がすことによって、積層構成を形成する。なお、支持基板２１と半導体基板１１とを貼り合せする際、半導体基板１１の保護膜２０の上にポーラスシリコンを形成し、支持基板２１とポーラスシリコンを貼り合せし、積層構成を形成してから、ドライエッチングによりポーラスシリコンをエッチングすることにより、支持基板２１を容易に剥がすことができる。

以上、本発明を好適な実施形態により説明してきたが、こうした記述は限定事項ではなく、勿論、種々の改変が可能である。例えば、本実施形態では、１対のキャパシタとトランジスタより構成される１つのメモリセルの構成を示したが、複数対のキャパシタとトランジスタより構成されるメモリセルにも、勿論本発明を適用することができる。

本発明によれば、寄生容量の影響のない高速動作が可能な半導体記憶装置及びその製造方法を提供することができる。

本発明の実施の形態における半導体記憶装置を模式的に示した断面図である。 （ａ）〜（ｂ）は、本発明の実施の形態における半導体記憶装置の製造方法を示した工程断面図である。 （ｃ）〜（ｄ）は、本発明の実施の形態における半導体記憶装置の製造方法を示した工程断面図である。 本発明の実施の形態における半導体記憶装置をＳＩＰに適応した例を示した断面図である。 従来の半導体記憶装置の構成を示す製造方法を示した断面図である。

符号の説明

１０ 半導体記憶装置
１１ 半導体層（半導体基板）
１１ａ 第１の表面
１１ｂ 第２の表面
１２ 絶縁膜
１３、１３’ 第１のコンタクトプラグ
１４ 第２水素バリア膜
１５ 酸素バリア膜
１６ 第１の電極
１７ 誘電体膜
１８ 第２の電極
１９ 第１の水素バリア膜
２０ 保護膜
２１ 支持基板
２２ 素子分離領域
２３ トランジスタ
２３ａ ソース領域
２３ｂ ドレイン領域
２３ｃ ゲート電極
２４ａ、２４ｃ 第２のコンタクトプラグ
２４ｂ、２４ｄ 第３のコンタクトプラグ
２５ 保護用膜
２６ ウェハー
２７ 層間絶縁層
２７ａ、２７b、２７c、２７e 絶縁膜
２８ 溝
３０ａ、３０ｂ、３０ｃ 配線層
５０ キャパシタ
５０’ 導通用ダミーキャパシタ
１００ 半導体記憶装置
１０１ 薄膜シリコン層
１０２ 強誘電体キャパシタ
１０３ トランジスタ
１０４ 第１の電極
１０５ 誘電体膜
１０６ 第２の電極
１０７ ソース領域
１０８ ドレイン領域
１１０ ゲート電極
１１１、１１３ コンタクトプラグ
１１２ ビット線
１１４ 側壁拡散層

Claims (14)

1. 第１の表面とこれに対向する第２の表面を有する半導体層と、
   前記半導体層の第１の表面に形成された第１の電極、誘電体膜及び第２の電極からなるキャパシタと、
   前記半導体層の第２の表面に形成されたトランジスタとを備えた半導体記憶装置であって、
   前記キャパシタの第１の電極は、前記半導体層内に形成された第１のコンタクトプラグを介して、前記トランジスタのソース領域またはドレイン領域に電気的に接続されており、
   前記第１のコンタクトプラグは、該第１のコンタクトプラグの側面に形成された絶縁膜により、前記半導体層と電気的に絶縁されていることを特徴とする、半導体記憶装置。
2. 前記半導体層の第２の表面に形成されたトランジスタ上には、層間絶縁層がさらに形成されており、
   前記層間絶縁層内には、第２のコンタクトプラグ及び第３のコンタクトプラグが形成されるとともに、前記第２及び第３のコンタクトプラグは、前記層間絶縁層上に形成された配線層を介して互いに電気的に接続されており、
   前記第２のコンタクトプラグ及び前記第３のコンタクトプラグは、前記第１のコンタクトプラグ、及び前記トランジスタのソース領域またはドレイン領域にそれぞれ電気的に接続されていることを特徴とする、請求項１に記載の半導体記憶装置。
3. 前記第２のコンタクトプラグの径は、前記第１のコンタクトプラグの径よりも小さく形成されており、
   前記第２のコンタクトプラグは、前記半導体層内において、前記第１のコンタクトプラグに接続されていることを特徴とする、請求項２に記載の半導体記憶装置。
4. 前記半導体層の第２の表面に、前記前記トランジスタのソース領域またはドレイン領域に隣接する素子分離領域が形成されており、
   前記層間絶縁層層内に形成された第２のコンタクトプラグは、前記素子分離領域を貫通して、前記半導体層内に形成された第１のコンタクトプラグに接続されていることを特徴とする、請求項２に記載の半導体記憶装置。
5. 前記半導体層の第１の表面には絶縁層がさらに形成されており、
   前記キャパシタは、前記絶縁層に形成された凹部の内壁に沿って形成されていることを特徴とする、請求項１に記載の半導体記憶装置。
6. 前記半導体記憶装置に半導体素子が積層されていることを特等とする、請求項１に記載の半導体記憶装置。
7. 前記誘電体膜は、強誘電体膜よりなることを特徴とする、請求項１から６のいずれか一つに記載の半導体記憶装置。
8. 半導体基板の第１の表面にコンタクトホールを形成する工程と、
   前記コンタクトホールの内壁に絶縁膜を形成した後、該コンタクトホール内に導電材料を埋め込むことによって、第１のコンタクトプラグを形成する工程と、
   前記第１のコンタクトプラグ上に、第１の電極、誘電体膜及び第２の電極からなるキャパシタを形成する工程と、
   前記半導体基板の第１の表面と対向する表面の一部を除去することにより第２の表面を形成する工程と、
   前記半導体基板の第２の表面にトランジスタを形成する工程と
   前記トランジスタのソース領域またはドレイン領域と、前記第１のコンタクトプラグとを電気的に接続するための配線を形成する工程とを有することを特徴とする半導体記憶装置の製造方法。
9. 前記配線を形成する工程は、
   前記半導体基板の第２の表面に形成されたトランジスタ上に層間絶縁層を形成する工程と、
   前記層間絶縁層内に第２のコンタクトプラグ及び第３のコンタクトプラグを形成する工程と、
   前記層間絶縁層上に、前記第２のコンタクトプラグと前記第３のコンタクトプラグとを電気的に接続する配線層を形成する工程とを含み、
   前記第２のコンタクトプラグ及び前記第３のコンタクトプラグは、前記第１のコンタクトプラグ、及び前記トランジスタのソース領域またはドレイン領域にそれぞれ電気的に接続するように、前記層間絶縁層内に形成されていることを特徴とする、請求項８に記載の半導体記憶装置の製造方法。
10. 前記半導体基板の第２の表面に、前記前記トランジスタのソース領域またはドレイン領域に隣接する素子分離領域を形成する工程をさらに有し、
    前記第２のコンタクトプラグは、前記素子分離領域を貫通して、前記第１のコンタクトプラグに接続されるように形成されていることを特徴とする、請求項９に記載の半導体記憶装置の製造方法。
11. 前記第２のコンタクトプラグの径は、前記第１のコンタクトプラグの径よりも小さく形成されていることを特徴とする、請求項９に記載の半導体記憶装置の製造方法。
12. 前記キャパシタ上に保護膜を形成した後、該保護膜を介して前記半導体基板を支持基板に接合する工程をさらに有し、
    前記半導体基板の第２の表面を形成する工程は、前記半導体基板が前記支持基板によって支持されながら実行されることを特徴とする、請求項９に記載の半導体記憶装置の製造方法。
13. 前記半導体基板の第２の表面を形成する工程において、前記第１のコンタクトプラグが露出しないように、前記半導体基板の第１の表面に対向する表面の一部を除去することを特徴とする、請求項９に記載の半導体記憶装置の製造方法。
14. 前記配線を形成する工程の後、半導体素子を含む基板を、前記半導体記憶装置が形成された半導体基板に貼り合わせる工程をさらに有することを特徴とする、請求項８に記載の半導体記憶装置の製造方法。

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