JP2007157857A - 半導体装置 - Google Patents

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Abstract

【課題】電極パッドに作用する衝撃荷重や金属細線の引き千切り時の引張り力から、内部の配線や絶縁膜を保護できる半導体装置を提供することを目的とする。
【解決手段】第１電極パッド３２と第２電極パッド３４の間に、ビア３６を環状に配列したことを特徴とする。
【選択図】図１

Description

本発明は、半導体装置に関する。特に、素子形成領域上に入出力パッドを備えた半導体装置に関する。
図４（ａ）は従来の半導体装置の上面を模式的に示している。図４（ｂ）はその要部ＡＡの断面を示している。
半導体装置１００は、半導体チップ１１０の中央部分に形成された内部回路１１２と、半導体チップ１１０の外周部分に形成された入出力回路１１４とを備えている。入出力回路１１４は、複数の入出力セル１２０から構成されており、入出力セル１２０は、半導体チップ１１０の外周部分に一列に配列されている。
入出力セル１２０は、シリコン基板上に形成された最下層配線１４４と、最下層配線１４４の上層に形成された電源配線１４２と、各層の配線を電気的に絶縁する絶縁膜１４０と、絶縁膜１４０の最上層の上面に形成された電極パッド１２２とを有している。電極パッド１２２には、電極パッド引き出し部１４６が電気的に接続されており、絶縁膜１４０の上面には、電極パッド１２２を露出するように保護膜１２４が形成されている。なお、絶縁膜１４０の中に位置する電源配線１４２は、半導体チップ１１０の外周部分を取り囲むようにリング状に形成されている。
この電極パッド１２２は、例えばワイヤーボンディングによってリードフレームと接続され、内部回路１１２と外部回路とを電気的に接続する役割を有している。電極パッド１２２がリードフレームと接続された後は、半導体チップ１１０の全体が封止されてＱＦＰ（Quard Flat Package）やＳＯＰ（Small Outline Package）などのパッケージにされることになる。また、ＣＳＰ（Chip Size Package）やＴＣＰ（Tape Carrier Package）などのパッケージにする場合、電極パッド１２２には、スタッドバンプ（金バンプ）や電解めっき法・蒸着法などで形成したバンプＢが設けられることになる。
電極パッド１２２は、半導体チップ１１０の外周部の最も外周側（半導体チップ外周方向５０の最も外周側）に設けられている。ワイヤーボンディングやバンプ形成を行う際には、電極パッド１２２を通じて電極パッド１２２の下方に衝撃が伝わることになる。この衝撃が半導体装置の特性に影響を及ぼさないようにするために、電極パッド１２２の下方に位置する部位のシリコン基板には拡散形成を行っておらず、電極パッド１２２の下方に位置する絶縁膜１４０中には配線などの素子を設けていない。すなわち、電極パッド１２２は、素子形成領域（トランジスタなどの素子が形成される領域）でない部分のシリコン基板（Ｓｉ基板）の上方に配置されている。
図５はスタッドバンプの一般的な形成工程を示している。
先ず、図５（ａ）に示すように、筒状のキャピラリツール２より金属細線３を引き出し、キャピラリツール２の上部に取り付けられたクランパ機構４によって金属細線３の上部を保持した状態で、放電トーチ手段を用いて例えば放電Ａによる通電によって金属細線３の先端を加熱し、これによって図５（ｂ）に示すように金属ボール３１を形成する。次に、図５（ｃ）に示すようにキャピラリツール２により金属ボール３１を半導体チップ１１０の端子面１３に押し付け、超音波振動を与えることによって、金属ボール３１を変形させながら端子面１３と結合させる。次に、図５（ｄ）に示すように金属細線３を保持しながらキャピラリツール２を引き上げることによって金属細線３を引き千切り、端子面１３にバンプＢを形成する方法が用いられている。１１は基材となるシリコン層，１２は配線層である。金属ボール３１をキャピラリツール２によって半導体チップ１１０の端子面１３に押し付ける図５（ｃ）の工程において、その押し付け荷重が半導体チップ１１０の内部の配線層１２に影響し、絶縁膜の亀裂や界面剥離などのダメージＮＧを引き起こす可能性がある。ワイヤーボンディングの場合にも同様にダメージＮＧを引き起こす可能性がある。
（特許文献１）には、図６に示すように、チップサイズを小さくした半導体装置にすることを目的として、電極パッド１２２を入出力セル１２０の素子形成領域上に配置したパッド構造が提案されている。この公報によると、例えば、ロジック回路やドライバ回路が形成された素子形成領域上に絶縁膜が設けられ、その上に入力パッドまたは出力パッドが形成されている。
（特許文献２）には、図７（ａ）に示すように、外部接続用電極が端子面に形成される電極パッド１２１と、電極パッド１２１の下層に位置する配線層１２３と、電極パッド１２１と電極パッド１１６とを接続する複数のビア１１９を設けた半導体装置が記載されている。ビア１１９の配置は、図７（ｂ）に示すようにハニカム状の絶縁膜１１７の中に導電材料を充填して構成されている。
特開平６―２４４２３５号公報 図２ 特開２００５−１２３５８７公報 図１，図２
（特許文献２）に示すように、電極パッド１２１と電極パッド１１６の間に図７（ｂ）に示すように多数のビア１１９を設けることによって、電極パッド１２１に対してバンプ形成時やワイヤーボンディングする際の衝撃荷重や金属細線の引き千切り時の引張り力の影響によって、配線や絶縁膜に与えるダメージを低減できる。
しかしながら、入出力セルごとに多数のビア１１９を形成することは、作業性ならびにコストの点で問題があり、改善が要望されているのが現状である。
本発明は、入出力セルごとに従来よりも数少ないビアを設けるだけで、バンプ形成時やワイヤーボンディングする際の衝撃荷重や金属細線の引き千切り時の引張り力から、配線や絶縁膜を保護できる半導体装置を提供することを目的とする。
本発明の請求項１記載の半導体装置は、内部回路と外部回路との電気接続用の入出力パッドを、端子面またはその上層に外部接続用電極が形成される第１電極パッドと、前記第１電極パッドの下層に位置する配線層から形成される第２電極パッドと、前記第１電極パッドと前記第２電極パッドとの間に位置する絶縁膜中に形成され前記第１電極パッドと前記第２電極パッドとを接続する複数のビアとを設けた半導体装置であって、第１電極パッドの端子面またはその上層に形成された外部接続用電極を有し、複数の前記ビアを、前記外部接続用電極の径に応じた環状に配列したことを特徴とする。
本発明の請求項２記載の半導体装置は、請求項１において、複数の前記ビアが前記外部接続用電極に応じた直径Ｄ２に配列され、前記外部接続用電極の台座部分の内径をＤ１とした場合、Ｄ２ ≧ Ｄ１であることを特徴とする。
本発明の請求項３記載の半導体装置は、請求項１において、複数の前記ビアを、前記外部接続用電極の径に応じた円周の外周側と内周側に交互に配設したことを特徴とする。
本発明の請求項４記載の半導体装置は、請求項１において、複数の前記ビアの一部を前記外部接続用電極の径に応じた第１の環状に配列し、前記第１の環状の内側に前記ビアの残りを配設したことを特徴とする。
本発明の請求項５記載の半導体装置は、請求項１において、複数の前記ビアの一部を前記外部接続用電極の径に応じた第１の環状に配列し、前記第１の環状の外側に前記ビアの残りの少なくとも一部を配設したことを特徴とする。
本発明によれば、複数のビアを外部接続用電極の径に応じた環状に配列したため、一つのビアの大きさを同じとした場合に、従来よりも数少ないビアを設けるだけで、バンプ形成時やワイヤーボンディングする際の衝撃荷重や金属細線の引き千切り時の引張り力から、配線や絶縁膜を保護でき、信頼性の向上を期待できる。
以下、本発明の半導体装置を図１〜図３に基づいて説明する。
（実施の形態１）
図１と図２は本発明の（実施の形態１）を示す。
図１（ｂ）は、半導体装置１００の入出力回路１１４の前記要部ＡＡの断面を模式的に示している。半導体装置１００の上面図は図３（ａ）と同じであり、半導体装置１００は、半導体チップの中央部分に形成された内部回路１１２と、半導体チップの外周部分に形成された入出力回路１１４とを備えている。入出力回路１１４は、複数の入出力セル１２０から構成されており、入出力セル１２０は、例えば、半導体チップの外周部分に一列に配列されている。
入出力セル１２０は、半導体基板（シリコン基板）の素子形成領域上に位置する絶縁膜１４０の上に形成されており、積層ビア構造３０を有している。積層ビア構造３０は、最上層の第１配線層から構成された第１電極パッド３２と、第１配線層の下層に位置する第２配線層から構成された第２電極パッド３４と、第１電極パッド３２と第２電極パッド３４との間の絶縁膜１４０中に形成され、第１電極パッド３２と第２電極パッド３４とを接続するビア３６とを有している。
この実施の形態では、最上層（第４層）に形成した第１電極パッド３２と、その１つ下層（第３層）に形成した第２電極パッド３４とが、基板法線方向から見て互いに重なるように形成されており、第１電極パッド３２と第２電極パッド３４の間は複数のビア３６によって接続されている。第１電極パッド３２および第２電極パッド３４は、例えばアルミの単層（厚さ：例えば０．５μｍ〜１．０μｍ程度）から構成されており、ビア３６は、例えば、タングステンから構成されている。第１電極パッド３２と第２電極パッド３４の下方には、電源配線４２および最下層配線４４が形成されており、絶縁膜１４０の最上層には、第１電極パッド３２の一部を露出するようにして保護膜１２４が形成されている。半導体チップ１１０の外周部に各入出力セル１２０を隣接して配置した場合、電源配線（第２層）４２は、チップ外周部を取り囲むようにリング状に形成されている。電源配線４２の下には、入出力回路内の第１層である最下層配線４４が形成されており、最下層配線層４４のさらに下面には、トランジスタ等を含む拡散層が形成されている。最下層配線層４４は、引き出し配線部４６を通じて第２電極パッド３４に電気的に接続されている。
ここでビア３６の配置は、図１（ａ）に示すように、第１電極パッド３２の端子面に形成されている外部接続用電極としてのバンプＢの径に応じた環状に配列されている。図２はバンプＢの形成が終わった状態の半導体装置を示している。
図１（ｂ）では、半導体基板（例えばＳｉ基板）上に形成された４層構造の配線構造を示し、その配線構造の下の拡散層（素子形成領域）は示していない。なお、図１（ｂ）の構成に限定されず、２層以上の配線構造であれば適用可能であり、勿論、５層以上の配線構造にも好適に適用可能である。
さらに詳しく説明する。
図１（ｂ）はキャピラリツール２により金属ボール３１を第１電極パッド３２の端子面１３に押し付け、超音波振動を与えることによって、金属ボール３１を変形させながら第１電極パッド３２の端子面と結合させる工程を示している。キャピラリツール２の形状と押し付け力とで決まるバンプＢの台座部分の内径をＤ１とした場合、バンプＢの台座部分の内径の直下位置に複数のビア３６が環状に並ぶように、複数のビア３６の配列されている直径Ｄ２は、Ｄ２＝Ｄ１に設定されている。ビア３６の断面形状はデザインルール上許容される最小の寸法（例えば、０．４μｍ程度）にされており、各ビア３６の間隔は例えば１〜２μｍ程度である。ビア３６の長さ（高さ）は、第１電極パッド３２と第２電極パッド３４との間に位置する絶縁膜１４０の厚さと同じであり、例えば１．０μｍ程度である。
この構成によると、一つのビアの大きさを従来と同じとした場合に、従来よりも数少ないビアを設けるだけで、バンプＢの形成時の衝撃荷重や金属細線の引き千切り時の引張り力を適度に分散させることができ、拡散層（素子形成領域）上方に第１電極パッド３２と第２電極パッド３４が形成されていても、配線部や拡散素子に加わる内部応力を緩和してダメージの発生を抑制することができるので、チップサイズの縮小を図りながら、信頼性を向上させた半導体装置１００を実現できる。
なお、Ｄ２＝Ｄ１の場合を説明したが、バンプＢの外周部に沿って環状に複数のビア３６を配列し、Ｄ２がＤ１よりも僅かに大きい
Ｄ２ ＞ Ｄ１
の場合にも同様の効果を期待できる。具体的には、複数のビア３６の配列されている直径Ｄ２は、少なくともバンプＢが電極３２と接触する外形部分から、キャピラリツール２の内径に相当する部分までの間に設定されればよい。
（実施の形態２）
図３は本発明の（実施の形態２）を示す。
（実施の形態１）の図１（ａ）では、複数のビア３６を直径Ｄ２の円周上に配列したが、（実施の形態２）ではこの具体的な配列が異なっている。その他は（実施の形態１）と同じである。
図３（ａ）では、複数のビア３６を、バンプＢの径に応じた直径Ｄ２の円周の外周側と内周側に交互に配設している。
図３（ｂ）では、複数のビア３６の一部をバンプＢの径に応じた直径Ｄ２の第１の環状に配列し、前記第１の環状の内側にビア３６の残りを配設している。
図３（ｃ）では、複数のビア３６の一部をバンプＢの径に応じた直径Ｄ２の円周上に環状に配列し、前記第１の環状の外側の面積の比較的広い領域にビア３６の残りを配設している。
図３（ｄ）では、複数のビア３６の一部をバンプＢの径に応じた直径Ｄ２の円周上に環状に配列し、前記第１の環状の外側の面積の比較的広い領域と、前記第１の環状の内側にビア３６の残りを配設している。
この図３（ａ）〜図３（ｄ）の何れの場合にも、バンプＢの形成時の衝撃荷重や金属細線の引き千切り時の引張り力を適度に分散させることができ、拡散層（素子形成領域）上方に第１電極パッド３２と第２電極パッド３４が形成されていても、配線部や拡散素子に加わる内部応力を緩和してダメージの発生を抑制することができるので、チップサイズの縮小を図りながら、信頼性を向上させた半導体装置１００を実現できる。
上記の各実施の形態では外部接続用電極がスタッドバンプの場合を例に挙げて説明したが、半導体チップの端子面と基板とをワイヤーボンディングする半導体パッケージにおいても本発明は効果的であり、外部接続用電極にはワイヤーボンディング線の一端を半導体チップの端子面に押し付けて形成される接続点も含まれている。
半導体装置や同様の実装技術で組み立てられている各種センサなどの信頼性の向上に寄与できる。
本発明の半導体装置の（実施の形態１）の要部の平面図と断面図 同実施の形態の断面図 本発明の半導体装置の（実施の形態２）の要部の平面図 従来の半導体装置を模式的に示す平面図と断面図 一般的なスタッドバンプの形成工程図 別の従来例の断面図 更に別の半導体装置の断面図
符号の説明
Ｂ バンプ（外部接続用電極）
Ｄ２ 複数のビア３６の配列の直径
Ｄ１ バンプ台座部分の内径
３０ 積層ビア構造
３１ 金属ボール
３２ 第１電極パッド
３４ 第２電極パッド
３６ ビア
４２ 電源配線
４４ 最下層配線
４６ 引き出し配線部
５０ 半導体チップ外周方向
１００ 半導体装置
１１０ 半導体チップ
１１２ 内部回路
１１４ 入出力回路
１２４ 保護膜
１４０ 絶縁膜

Claims (5)

  1. 内部回路と外部回路との電気接続用の入出力パッドを、端子面またはその上層に外部接続用電極が形成される第１電極パッドと、前記第１電極パッドの下層に位置する配線層から形成される第２電極パッドと、前記第１電極パッドと前記第２電極パッドとの間に位置する絶縁膜中に形成され前記第１電極パッドと前記第２電極パッドとを接続する複数のビアとを設けた半導体装置であって、
    第１電極パッドの端子面またはその上層に形成された外部接続用電極を有し、複数の前記ビアを、前記外部接続用電極の径に応じた環状に配列した
    半導体装置。
  2. 複数の前記ビアが前記外部接続用電極に応じた直径Ｄ２に配列され、前記外部接続用電極の台座部分の内径をＤ１とした場合、
    Ｄ２ ≧ Ｄ１
    である請求項１に記載の半導体装置。
  3. 複数の前記ビアを、前記外部接続用電極の径に応じた円周の外周側と内周側に交互に配設した
    請求項１に記載の半導体装置。
  4. 複数の前記ビアの一部を前記外部接続用電極の径に応じた第１の環状に配列し、前記第１の環状の内側に前記ビアの残りを配設した
    請求項１に記載の半導体装置。
  5. 複数の前記ビアの一部を前記外部接続用電極の径に応じた第１の環状に配列し、前記第１の環状の外側に前記ビアの残りの少なくとも一部を配設した
    請求項１に記載の半導体装置。
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