CN103295999A - 引线焊盘以及集成电路 - Google Patents

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Abstract

本发明提供了一种引线焊盘及集成电路。所述引线焊盘包括：一衬底；形成于所述衬底上的金属连线；形成于所述金属连线上的介质层，所述通孔贯穿所述介质层并被导电材料填充，在所述通孔中具有一贯穿所述导电材料的孔洞；形成于所述介质层、通孔和孔洞上的金属层，所述金属层通过所述通孔与所述金属连线电连接；其中，所述通孔的位置与所述金属层的位置相对应。采用上述引线焊盘，可以有效降低金属层断裂和通孔炸裂导致的器件失效，从而提高产品的良率。

Description

引线焊盘以及集成电路
技术领域
本发明涉及半导体制造工艺，更具体地说，本发明涉及一种引线焊盘以及采用了该引线焊盘的集成电路。
背景技术
半导体芯片封装是指利用膜技术及细微加工技术，将芯片及其他要素在框架或基板上布局、粘贴固定及连接，引出连线端子并通过可塑性绝缘介质灌封固定，构成整体立体结构的工艺。其中，连接的作用是将芯片的电极和外界的电路连通，引脚用于和外界电路连通，引线则将引脚和芯片的电路连贴在载片台上。通常，在半导体芯片四周上设置有多个金属化区(典型尺寸为100μm×100μm)作为引线焊盘，通过施加热能和超声能，可以将很细的引线焊接到引线焊盘上。
如图1所示，引线焊盘100包括焊接区域101和保护区域102，所述保护区域102包围焊接区域101。在所述焊接区域101内直接暴露出金属层103，用于与引线连接，所述保护区域102上覆盖有钝化层104，用于保护引线焊盘100不受外界环境的影响。
结合图1和图2，金属层103通常采用铝金属，金属层103通过多个通孔105与下层金属连线106连通，在所述金属层103和下层金属连线106之间设置有介质层107。在焊接引线时，在施加热能和超声能的同时，将引线冲压至焊接区域101内。通常引线采用99.99%高纯度的金线，但是出于成本考虑，目前多采用铜线或者铝线。但是相对于金线而言，铜线或者铝线粘结力明显下降。为了保证引线的粘结力，在焊接引线时，会采用更大的冲压力进行焊接。然而，大的冲压力会导致金属层103的断裂或者通孔105的炸裂，在有些情况下甚至下层金属连线106也会受到伤害，从而导致器件失效、不良率上升。
另外，金属层103在大的冲压力下，还会向外侧延展挤出，金属层103越厚，这种延展挤出效应越突出，金属层103的延展挤出会直接导致周围保护区域102内的钝化层104的断裂，从而造成信赖性的问题。
因此，有必要开发一种避免金属层断裂和通孔炸裂导致下层器件受到损害的引线焊盘。
发明内容
本发明提供一种引线焊盘及集成电路，以解决上述现有技术中存在的金属层断裂和通孔炸裂导致下层器件受到损害的情形，从而实现提高产品良率的目的。
本发明的另一目的在于，解决现有技术中存在的由于金属层延展挤压而造成的引线焊盘缺陷，从而提高器件的信赖性。
为解决上述技术问题，本发明提供一种引线焊盘，包括：
一衬底；
形成于所述衬底上的金属连线；
形成于所述金属连线上的介质层，所述介质层上仅有一个通孔，所述通孔贯穿所述介质层并被导电材料填充，在所述通孔中具有一贯穿所述导电材料的孔洞；
形成于所述介质层、通孔和孔洞上的金属层，所述金属层通过所述通孔与所述金属连线电连接；
其中，所述通孔的位置与所述金属层的位置相对应。
可选的，所述通孔的面积大于或等于所述金属层的面积。
可选的，所述孔洞位于所述通孔的中心。
可选的，所述孔洞被所述介质层的材料所填充。
可选的，所述导电材料为钨。
可选的，还包括形成于所述介质层和金属层上的钝化层，所述钝化层包围所述金属层、并暴露出部分金属层。
可选的，在所述金属层上设置有多个角部凹槽，所述角部凹槽位于所述钝化层内边缘的内切圆与钝化层之间的四个角部区域。
可选的，所述角部凹槽为三角形角部凹槽。
可选的，四个所述角部区域均设置一所述三角形角部凹槽。
可选的，所述三角形角部凹槽的一角朝向所述角部区域的角部。
另外，本发明还提供一种集成电路，包括所述引线焊盘。
本发明所采用的引线焊盘，包括：一衬底；形成于所述衬底上的金属连线；形成于所述金属连线上的介质层，所述介质层上仅有一个通孔，所述通孔贯穿所述介质层并被导电材料填充，在所述通孔中具有一贯穿所述导电材料的孔洞；形成于所述介质层、通孔和孔洞上的金属层，所述金属层通过所述通孔与所述金属连线电连接；其中，所述通孔的位置与所述金属层的位置相对应。因为介质层上仅存在一个通孔并被导电材料填充，并且上述通孔的位置与所述金属层的位置相对应。相当于在金属层的下方存在一个充满导电材料的通孔做衬垫，因此可承受更大冲压力，从而避免了金属层被冲压断裂。同时，因为在所述通孔中具有一贯穿所述导电材料的孔洞，即使所述孔洞在大的冲压力的情况下，也只会在炸裂在通孔内，并不会影响通孔的电连接功能和下层器件，从而避免了因此导致的器件失效，实现了提高良率的目的。
另一方面，本发明在所述金属层上设置多个角部凹槽，所述角部凹槽位于所述钝化层内边缘的内切圆与钝化层之间的四个角部区域。因为角部凹槽的存在，可以吸收因为冲压而产生的金属层延展挤压，从而避免由于金属层延展挤压而造成的引线焊盘缺陷，实现提高器件信赖性的目的。
附图说明
图1为现有技术的引线焊盘的俯视图；
图2为图1中沿AA'线的剖面图；
图3为本发明一实施例的引线焊盘的俯视图；
图4为图3中沿BB'线的剖面图；
图5为本发明另一实施例的引线焊盘的俯视图；
图6为图5中沿CC'线的剖面图。
具体实施方式
以下结合附图和具体实施例对本发明提出的引线焊盘及集成电路作进一步详细说明。根据下面说明和权利要求书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
本发明的核心思想在于，将介质层上的通孔设置为一个，所述通孔与所述金属层位置相对应，而通孔被导电材料填充。因为在金属层的下方存在一个充满导电材料的通孔做衬垫，因此可承受更大冲压力，从而避免了金属层被冲压断裂。同时因为在所述通孔中具有一贯穿所述导电材料的孔洞，即使孔洞因为受到较大的冲击而炸裂，也只会在通孔内炸裂，不会影响通孔的电连接功能和下层器件，从而实现高器件良率的目的。
如图3和图4所示，本发明一实施例的引线焊盘200包括衬底201、金属连线202、介质层203、金属层204以及钝化层205。
结合图3和图4，所述金属连线202形成于所述衬底201上，其中衬底201上可以包括事先形成的各种半导体器件。所述介质层203形成于所述金属连线202上，所述介质层203上仅有一个通孔206，所述通孔206贯穿介质层203，且在通孔206内填充有导电材料，优选的，所述导电材料为钨。并且所述通孔206上具有一贯穿所述导电材料的孔洞207，所述金属层204形成于所述介质层203、通孔206和孔洞207上，所述金属层204通过所述通孔206与所述金属连线202实现电连接，所述通孔206的位置与所述金属层204的位置相对应。所述钝化层205形成所述介质层203和金属层204上，所述钝化层205包围所述金属层204并暴露出部分金属层204
因为，所述通孔206的位置与所述金属层204的位置相对应，当金属层204受到冲压力时，充满导电材料的通孔206相当于一个受力衬垫，而使金属层204能够承受更大的冲压力。为了进一步提高通孔206和金属层204的承受能力，可以将通孔206的面积做的更大一些。优选的，所述通孔206的面积大于或等于所述金属层204的面积。
为了避免孔洞207受到大的冲压力而炸裂影响到介质层203以及介质层203下的金属连线202，优选的，将所述孔洞207设置于所述通孔206的中心位置，这样即使孔洞207炸裂，也只会在通孔206内部炸裂，并不会影响周边的介质层203和金属连线202。通常，孔洞207都是被所述介质层203的材料所填充，而且和介质层203由同一层材料形成。
为了避免金属层204受到较大的冲压力而向外延展挤压，导致钝化层205受到破坏。如图5和图6所示，在本发明的另一实施例中，可以在金属层204上设置多个角部凹槽208，所述角部凹槽208位于所述钝化层205内边缘的内切圆与钝化层205之间的四个角部区域。
如图5所示，所述角部凹槽208将所述金属层204分割，因为有角部凹槽208的存在，即使在焊接引线时，金属层204受到较大的冲压而向外延展挤压，其延展挤压效应也会被角部凹槽208吸收掉，而不会影响外围的钝化层205。
继续参考图5，为了较好的释放金属层204的延展挤压效应，可以在四个所述角部区域均设置一角部凹槽208。在本实施例中，角部凹槽208为三角形角部凹槽，可以将三角形角部凹槽的一角朝向所述角部区域的角部，以使三角形角部凹槽的面积最大，从而可以吸收更多的金属层延展挤压。
应当理解的是，角部凹槽208的形状可以采取其他任意形状，只要角部凹槽208设置在钝化层205内边缘的内切圆与钝化层205之间，就可以吸收掉焊接冲击对金属层204的延展挤压。
相应的，本发明还提供一种采用所述引线焊盘200的集成电路。
综上所述，上述引线焊盘包括：一衬底；形成于所述衬底上的金属连线；形成于所述金属连线上的介质层，所述介质层上仅有一个通孔，所述通孔贯穿所述介质层并被导电材料填充，在所述通孔中具有一贯穿所述导电材料的孔洞；形成于所述介质层、通孔和孔洞上的金属层，所述金属层通过所述通孔与所述金属连线电连接；其中，所述通孔的位置与所述金属层的位置相对应。因为介质层上仅存在一个通孔，并且上述通孔的位置与所述金属层的位置相对应。相当于在金属层的下方存在一个充满导电材料的通孔做衬垫，因此可承受更大冲压力，从而避免了金属层被冲压断裂。同时，因为通孔内仅有一个孔洞，即使所述孔洞在大的冲压力的情况下，也只会在炸裂在通孔内，并不会影响通孔的电连接功能和下层器件，从而避免了因此导致的器件失效，实现了提高良率的目的。
另一方面，本发明在所述金属层上设置多个角部凹槽，所述角部凹槽位于所述钝化层内边缘的内切圆与钝化层之间的四个角部区域。因为角部凹槽的存在，可以吸收因为冲压而产生的金属层延展挤压，从而避免由于金属层延展挤压而造成的引线焊盘缺陷，实现提高器件信赖性的目的。
上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。

Claims (11)

1.一种引线焊盘，其特征在于，包括：
一衬底；
形成于所述衬底上的金属连线；
形成于所述金属连线上的介质层，所述介质层上仅有一个通孔，所述通孔贯穿所述介质层并被导电材料填充，在所述通孔中具有一贯穿所述导电材料的孔洞；
形成于所述介质层、通孔和孔洞上的金属层，所述金属层通过所述通孔与所述金属连线电连接；
其中，所述通孔的位置与所述金属层的位置相对应。
2.如权利要求1所述的引线焊盘，其特征在于，所述通孔的面积大于或等于所述金属层的面积。
3.如权利要求1所述的引线焊盘，其特征在于，所述孔洞位于所述通孔的中心。
4.如权利要求1所述的引线焊盘，其特征在于，所述孔洞被所述介质层的材料所填充。
5.如权利要求1所述的引线焊盘，其特征在于，所述导电材料为钨。
6.如权利要求1所述的引线焊盘，其特征在于，还包括形成于所述介质层和金属层上的钝化层，所述钝化层包围所述金属层、并暴露出部分金属层。
7.如权利要求6所述的引线焊盘，其特征在于，在所述金属层上设置有多个角部凹槽，所述角部凹槽位于所述钝化层内边缘的内切圆与钝化层之间的四个角部区域。
8.如权利要求7所述的引线焊盘，其特征在于，所述角部凹槽为三角形角部凹槽。
9.如权利要求8所述的引线焊盘，其特征在于，四个所述角部区域均设置一所述三角形角部凹槽。
10.如权利要求9所述的引线焊盘，其特征在于，所述三角形角部凹槽的一角朝向所述角部区域的角部。
11.一种集成电路，包括如权利要求1至10任意一项所述的引线焊盘。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109148389A (zh) * 2018-07-11 2019-01-04 上海华虹宏力半导体制造有限公司 温度循环测试时阻止产生裂纹的器件和工艺方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007157857A (ja) * 2005-12-02 2007-06-21 Matsushita Electric Ind Co Ltd 半導体装置
CN101141846A (zh) * 2006-09-05 2008-03-12 上海华虹Nec电子有限公司 放置于电路上方的焊垫
CN101504935A (zh) * 2008-02-05 2009-08-12 台湾积体电路制造股份有限公司 焊垫结构
JP2011009515A (ja) * 2009-06-26 2011-01-13 Fujitsu Semiconductor Ltd 半導体装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007157857A (ja) * 2005-12-02 2007-06-21 Matsushita Electric Ind Co Ltd 半導体装置
CN101141846A (zh) * 2006-09-05 2008-03-12 上海华虹Nec电子有限公司 放置于电路上方的焊垫
CN101504935A (zh) * 2008-02-05 2009-08-12 台湾积体电路制造股份有限公司 焊垫结构
JP2011009515A (ja) * 2009-06-26 2011-01-13 Fujitsu Semiconductor Ltd 半導体装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109148389A (zh) * 2018-07-11 2019-01-04 上海华虹宏力半导体制造有限公司 温度循环测试时阻止产生裂纹的器件和工艺方法

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Applicant before: Hongli Semiconductor Manufacture Co., Ltd., Shanghai

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