CN104241233A - 晶圆级半导体封装及其制造方法 - Google Patents
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Abstract
本发明涉及一种晶圆级半导体封装的结构和制造方法,所述晶圆级半导体封装包括:一面具有第一连接板的第一半导体芯片裸片;安装在所述第一半导体芯片裸片的所述一面、并且一面具有第二连接板的第二半导体芯片裸片;对所述第一半导体芯片裸片和所述第二半导体芯片裸片进行密封的密封部;形成在所述第一连接板上,并贯通所述密封部而向外部露出的通孔;以及形成在所述通孔的露出侧的第一外部连接端子。
Description
技术领域
本发明涉及一种晶圆级半导体封装及其制造方法。
背景技术
最近,安装有半导体封装的产品逐渐轻薄小型化,并且随着要求更多的功能,要求每单位体积安装更多的半导体。
半导体封装技术具有采用如在半导体封装内安装多个半导体芯片(Chip)的SIP(System in package)以及POP(Package on package)等的趋势。
随着作为最新电子产品的如智能电话(Smart Phone)、平板PC(TabletPC)等的电子设备的小型化、高性能化,正在努力开展使安装在这些产品上的半导体封装(Packaging)小型化而在相同的空间内附加更多的功能,在剩余空间尽量增大电池容量的研究。
特别是,由于对不是主要元件而能实现附加功能的元件的小型化的需要,与其相应的要求也在提高,半导体封装的小型化、高密度以及高性能化已成为判断元件制造商的竞争力的基准。
现有技术文献
专利文献
专利文献1WO2008-012678号公报
专利文献2WO2009-158533号公报
发明内容
根据本发明的一个实施例,提供一种通过将晶圆级(Wafer Level)的半导体芯片裸片(Die)以面朝上(Face-up)或面朝下(Face-down)的方式进行堆叠(Stack),从而减小半导体封装的整体厚度,形成高密度以及小型化的半导体封装。
本发明提供一种通过半导体芯片裸片与芯片裸片之间的短的信号通道(Signal Pass)结构,从而提高器件性能的晶圆级半导体封装。
此外,本发明提供一种通过以晶圆尺寸(Size)进行控制(Handling),从而能够提高生产性、节约费用的晶圆级半导体封装的制造方法。
根据本发明的一个实施例的晶圆级半导体封装,其包括:一面具有一个以上的第一连接板的第一半导体芯片裸片;安装在所述第一半导体芯片裸片的一面上、并且一面具有一个以上的第二连接板的第二半导体芯片裸片;对所述第一半导体芯片裸片和所述第二半导体芯片裸片进行密封的密封部;形成在所述第一连接板上,并贯通所述密封部而向外部露出的通孔(throughVia);以及形成在所述通孔的露出侧的第一外部连接端子。
此时,所述第二半导体芯片裸片以面朝上的方式安装在所述第一半导体芯片裸片的所述一面上,所述第一半导体芯片裸片与所述第二半导体芯片裸片之间具有粘接剂。
此外,所述第二半导体芯片裸片以面朝上的方式安装在所述第一半导体芯片裸片的一面上,所述第二连接板可以向所述密封部的外部露出。
此外,还可以包括形成在所述向外部露出的第二连接板的第二外部连接端子。
此外,所述第二半导体芯片裸片以面朝上的方式安装在所述第一半导体芯片裸片的一面上,所述第一连接板与所述第二连接板可以通过引线接合(Wire Bonding)而进行连接。
此外,所述第二半导体芯片裸片以面朝下的方式安装在所述第一半导体芯片裸片的一面上,所述第一连接板与所述第二连接板可以通过倒装焊接(Flip Chip Bonding)而进行连接。
此外,所述通孔可以是导电性金属镀层或导电性金属膏。
此外,所述密封部可以由环氧模塑化合物(EMC:Epoxy MoldingCompound)制成。
根据本发明的一个实施例的晶圆级半导体封装的制造方法,该方法包括:制备一面具有第一连接板的第一半导体芯片裸片的步骤;制备一面具有第二连接板的第二半导体芯片裸片的步骤;将第二半导体芯片裸片安装在所述第一半导体芯片裸片的所述一面的步骤;形成密封所述第一半导体芯片裸片和所述已安装的第二半导体芯片裸片的密封部的步骤;在所述第一连接板上形成贯通密封部的贯通过孔()的步骤;对所述贯通过孔进行镀金而形成向所述密封部的外部露出的通孔的步骤;以及在所述通孔的露出侧面形成第一外部连接端子的步骤。
此时,在将第二半导体芯片裸片安装在所述第一半导体芯片裸片的一面的步骤中,在所述第二半导体芯片裸片以面朝上的方式安装在所述第一半导体芯片裸片上的情形下,可以包括将粘接剂介于所述第一半导体芯片裸片与所述第二半导体芯片裸片之间的步骤。
此外,在形成所述密封部的步骤中,在将所述第二半导体芯片裸片以面朝上的方式安装在所述第一半导体芯片裸片的一面时,可以以使所述第二连接板露出的方式形成密封部。
在此,还可以包括在形成所述密封部的步骤以后在所述向外部露出的第二连接板上形成第二外部连接端子的步骤。
此外,在将所述第二半导体芯片裸片以面朝上的方式安装在所述第一半导体芯片裸片的一面的步骤中,可以包括将所述第一连接板和所述第二连接通过引线接合而进行连接。
此外,将所述第二半导体芯片裸片以面朝下的方式安装在所述第一半导体芯片裸片的一面的步骤中,可以包括将第一连接板和第二连接板通过倒装焊接而进行连接的步骤。
此外,在形成所述通孔的步骤中,所述通孔可以通过电镀法或焊膏印刷法形成。
此外,所述密封部可以由环氧模塑化合物制成。
此外,还可以包括在形成所述第一外部连接端子的步骤后通过锯切(Sawing)工序进行切割(Singlation)的步骤。
此外,还可以包括在形成所述第二2外部连接端子的步骤后通过锯切工序进行切割的步骤。
本发明的特征和优点通过以下根据附图进行的详细说明而变得更加清楚。
在此之前,在本说明书和权利要求书中使用的用语或单词不能解释为通常的、词典上的意思,应立足于发明人为了以最佳方法说明本发明而能适当地定义用语的概念的原则,解释为符合本发明的技术思想的意思和概念。
本发明在晶圆级上以面朝上或面朝下的方式安装半导体芯片裸片,从而具有减小半导体封装整体厚度的效果。
此外,通过芯片裸片与芯片裸片之间的短的信号通道结构,具有能提高器件的性能的效果。
此外,根据半导体器件的性能而能够选择性地与主板(main board)连接,从而具有能容易地制造设计人所希望的结构的效果。
此外,本发明通过在晶圆级上执行,从而具有提高生产性的效果。
此外,本发明通过在晶圆级上执行,从而具有节约工序时间和费用的效果。
附图说明
图1是简略地示出根据本发明的第一实施例的晶圆级半导体封装的剖视图。
图2是简略性地示出根据本发明的第二实施例的晶圆级半导体封装的剖视图。
图3是简略性地示出本发明的第三实施例的晶圆级半导体封装的剖视图。
图4至图10是简略地示出为了说明根据本发明的第一实施例的晶圆级半导体封装的制造工序的剖视图。
图11至图17是简略地示出为了说明本发明的第二实施例的晶圆级半导体封装的制造工序的剖视图。
图18至图24是简略地示出为了说明本发明的第三实施例的晶圆级半导体封装的制造工序的剖视图。
附图标记说明
101第一连接板;
200第二半导体芯片裸片;
201第二连接板;
202第二外部连接端子;
300密封部;
301通孔;
302第一外部连接端子;
400粘接剂;
500引线;
600倒装芯片
具体实施方式
通过以下与附图相关的详细的说明和优选的实施例,本发明的目的、特定的优点以及新颖的特征会变得更加清楚。应注意,在本说明书中对各个附图的组成要素标注附图标记时,限于相同的组成要素,即使显示在不同的附图中,也尽可能标注相同的附图标记。此外,“第一”、“第二”、“一面”、“另一面”等用语是为了将一个组成要素与其它组成要素进行区分而使用的,组成要素并不由所述用语所限制。以下,在对本发明进行说明时,将省略对有可能不必要地混淆本发明的要旨的相关技术的详细说明。
以下,参照附图对本发明的优选的实施方式进行详细地说明。
晶圆级半导体封装
第一实施例
图1是简略地示出本发明的第一实施例的第二半导体芯片裸片200的第二连接板201和露出有第二外部连接端子202的晶圆级半导体封装结构的剖视图。
参照图1,作为本发明的第一实施例的晶圆级半导体封装的结构,其包括:一面具有第一连接板101的第一半导体芯片裸片100;安装在所述第一半导体芯片裸片100的所述一面,并且一面具有第二连接板201的第二半导体芯片裸片200;对所述第一半导体芯片裸片100和所述第二半导体芯片裸片200进行密封的密封部300;形成在所述第一连接板101上并贯通所述密封部300而向外部露出的通孔301;以及形成在所述通孔301的露出侧的第一外部连接端子302。
此时,所述第二半导体芯片裸片200以面朝上的方式安装在所述第一半导体芯片裸片101的一面,将粘接剂400介于所述第一半导体芯片裸片100与所述第二半导体芯片裸片200之间。
在此,粘接剂400可以以液状或膜形态构成,虽然可以是非导电性粘接剂,但是,也可以使用导电性粘接剂。
例如,作为能用作所述粘接剂400的粘接胶带,能使用如已商用化的玻璃、硅、聚四氟乙烯、不锈钢箔,陶瓷胶带等的高温胶带,此外,还可以混合上述材料而形成,但是,并不特别限定于此。
在本结构中,具有如下优点,即,通过在晶圆级状态下以工作面朝上的方式堆叠半导体芯片裸片,从而具有使半导体封装小型化的效果,此外,通过芯片裸片与芯片裸片之间的短的信号通道结构,具有提高器件的性能的效果。
此外,所述第二连接板201向所述密封部300的外部露出。
此时,还可以在向所述外部露出的第二连接板201上包括第二外部连接端子202。
此外,第一外部连接端子302和第二外部连接端子202可以是焊料球(Solder Ball)。
焊料球通过回流焊接(reflow)进行固定,存在接触可靠性降低的倾向,因此,为了强化焊料球的固定力,以只埋没一部分、且其余部分尽量埋没的方式成型焊料球,从而,能够提高可靠度。
此外,所述通孔301可以由导电性金属镀金或导电性金属膏形成。
所述密封部300作为复合材料,是保护半导体元件的材料。
虽然主要可以由环氧模塑化合物制成,但是,并不特别限定于此。
在此,所述密封部300以能够保护晶圆的整个面的程度形成,而不能埋没第一外部连接端子302和第二外部连接端子202。
所述第一外部连接端子302和所述第二外部连接端子202可以选择性地与主板连接,具有根据器件的性能设计者可以按照需要容易地进行电路设计的优点。
第二实施例
图2是简略地示出本发明的一个实施例的第一半导体芯片裸片100与第2半导体芯片裸片200通过引线500接合而连接的晶圆级半导体封装结构的剖视图。
参照图2,作为本发明的一个实施例的晶圆级半导体封装的结构,其包括:一面具有第一连接板101的第一半导体芯片裸片100;安装在所述第一半导体芯片裸片100的所述一面、并且一面具有第二连接板201的第二半导体芯片裸片200;对所述第一半导体芯片裸片100与所述第二半导体芯片裸片200进行密封的密封部300;形成在所述第一连接板101上,并贯通所述密封部300而向外部露出的通孔301;以及形成在所述通孔301的露出侧的第一外部连接端子302。
此时,所述第一外部连接端子302可以是焊料球。
此外,所述第二半导体芯片裸片200以面朝上的方式安装在所述第一半导体芯片裸片100的一面,将粘接剂400介于所述第一半导体芯片裸片100与所述第二半导体芯片裸片200之间。
在此,粘接剂400能够以液状或膜形态构成,虽然可以是非导电性粘接剂,但是,也可以使用导电性粘接剂。
例如,作为能用作所述粘接剂400的粘接胶带,能够使用如能够商购的玻璃、硅、聚四氟乙烯、不锈钢箔,陶瓷胶带等的高温胶带,此外,可以混合上述的材料形成,但是,并不特别限定于此。
此外,所述第二半导体芯片裸片200以工作面朝上的方式安装在所述第一半导体芯片裸片100的一面,所述第一连接板101与所述第二连接板201通过引线500接合而进行连接。
在本结构中,具有如下效果,即,通过在晶圆级状态下以面朝上的方式堆叠半导体芯片裸片,具有使半导体封装小型化的效果,以及,通过引线500接合以及第一半导体芯片裸片100与第二半导体芯片裸片200之间的短的信号通道结构,具有能够提高器件性能的效果。
此外,所述通孔301可以由导电性金属镀金或导电性金属膏制成。
所述密封部300作为复合材料是保护半导体元件的材料。
虽然主要由环氧模塑化合物制成,但是并不特别限定于此。
所述密封部300以能够保护晶圆的整个面的程度形成,而不能埋没第一外部连接端子302。
此外,以保护第一半导体芯片裸片100、第二半导体芯片裸片200以及引线500接合的部位而不受外部的影响的方式,完全进行密封。
第三实施例
图3是简略地示出本发明的一个实施例的第一半导体芯片裸片100与第二半导体芯片裸片200通过倒装芯片600接合而连接的晶圆级半导体封装结构的剖视图。
参照图3,作为本发明的一个实施例的晶圆级半导体封装的结构,其包括:一面具有第一连接板101的第一半导体芯片裸片100;安装在所述第一半导体芯片裸片100的一面,并且一面具有第二连接板201的第二半导体芯片裸片200;对所述第一半导体芯片裸片100和所述第二半导体芯片裸片200进行密封的密封部300;形成在所述第一连接板101上,并贯通所述密封部300而向外部露出的通孔301;以及形成在所述通孔301的露出侧的第一外部连接端子302。
此时,所述第一外部连接端子302可以是焊料球。
此外,将所述第二半导体芯片裸片200以工作面朝下的方式安装在所述第一半导体芯片裸片100的一面时,所述第一连接板101与所述第二连接盘102通过倒装芯片600接合的方式进行连接。
倒装焊接通过涂敷焊料膏或焊接印刷而进行电连接,从而能够进行牢固地接合。
在本结构中,具有如下的效果,即,通过在晶圆级状态下以面朝下的方式堆叠半导体芯片裸片,从而使半导体封装小型化,此外,通过芯片裸片与芯片裸片之间的短的信号通道结构,从而提高器件的性能。
此外,所述通孔301可以由导电性金属镀金或导电性金属膏制成。
所述密封部300作为复合材料是保护半导体元件的材料。
虽然主要由环氧模塑化合物制成,但是并不特别限定于此。
在此,所述密封部300作为保护构件,以能够保护晶圆的整个面的程度形成,并不能埋没第外部连接端子302。
晶圆级半导体封装的制造方法
第一实施例
图4至图10是本发明的第一实施例,是简略地示出为了说明第二半导体芯片裸片200的第二连接板201和露出有第二外部连接端子202的晶圆级半导体封装的制造工序的剖视图。
参照图4,制备一面具有第一连接板101的第一半导体芯片裸片100。
参照图5,制备一面具有第二连接板201的第二半导体芯片裸片200。
然后,将第二半导体芯片裸片200安装在所述第一半导体芯片裸片100的所述一面。
在此步骤中,将所述第二半导体芯片裸片200以工作面朝上的方式安装在所述第一半导体芯片裸片100上,并使粘接剂400介于所述第一半导体芯片裸片100与所述第二半导体芯片裸片200之间。
在此,粘接剂400能以液状或膜形态构成,虽然可以是非导电性粘接剂,也可以使用导电性粘接剂。
例如,作为能用作所述粘接剂400的粘接胶带,虽然能使用如已商用化的玻璃、硅、聚四氟乙烯、不锈钢箔,陶瓷胶带等的高温胶带,还可以混合上述的材料形成,但是,并不特别限定于此。
参照图6,形成密封所述第一半导体芯片裸片100和所述已安装的第二半导体芯片裸片200的密封部300。
在此步骤中,以使所述第二连接板201露出密封部300的方式形成密封部300。
所述密封部300作为复合材料是保护半导体元件的材料,主要由环氧模塑化合物制成,但是,并不特别限定于此。
参照图7,在所述第一连接板101上形成贯通过孔。
参照图8,对所述贯通过孔进行电镀而形成向所述密封部300的外部露出的通孔301。
在本实施例中,对通过电镀金属法形成通孔301的工序进行了说明,但是,并不限定于此。
参照图9,在所述通孔301的露出侧形成第一外部连接端子302。
此外,还包括在所述向外部露出的第二连接板201上形成第二外部连接端子202的步骤。
此时,所述第一外部连接端子302和所述第二外部连接端子202可以是焊料球。
参照图10,最后通过锯切工序对晶圆级半导体封装进行切割。
第二实施例
图11至图17是本发明的第二实施例,是简略地示出为了说明第一半导体芯片裸片100与第二半导体芯片裸片200通过引线500接合而连接的晶圆级半导体封装的制造工序的剖视图。
参照图11,制备一面具有第一连接板101的第一半导体芯片裸片100。
参照图12,制备一面具有第二连接板201的第二半导体芯片裸片200。
然后,将第二半导体芯片裸片200安装在所述第一半导体芯片裸片100的一面。
在此步骤中,将所述第二半导体芯片裸片200以工作面朝上的方式安装在所述第一半导体芯片裸片100,并使粘接剂400介于所述第一半导体芯片裸片100与所述第二半导体芯片裸片200之间。
在此,粘接剂400能以液状或膜形态构成,虽然可以是非导电性粘接剂,也可以使用导电性粘接剂。
例如,作为能用作所述粘接剂400的粘接胶带,能使用如已商用化的玻璃、硅、聚四氟乙烯、不锈钢箔,陶瓷胶带等的高温胶带,此外,可以混合上述的材料形成,但是,并不特别限定于此。
在此步骤中,还可以包括所述第一连接板101与所述第二连接板201通过引线500接合而进行连接的步骤。
参照图13,形成密封所述第一半导体芯片裸片100和所述已安装的第二半导体芯片裸片200的密封部300。
所述密封部300作为复合材料是保护半导体元件的材料,主要由环氧模塑化合物制成,但是,并不特别限定于此。
所述密封部300以能够保护晶圆的整个面的程度形成,以保护第一半导体芯片裸片100、第2半导体芯片裸片200以及引线500接合的部位而不受外部的影响的方式,完全进行密封。
参照图14,在所述第一连接板101上形成贯通过孔。
参照图15,对所述贯通过孔进行电镀而形成向所述密封部300的外部露出的通孔301。
在本实施例中,对通过电镀金属法形成通孔301的工序进行了说明,但是,并不限定于此。
参照图16,在所述通孔301的露出侧形成第一外部连接端子302。
此时,所述第一外部连接端子302可以是焊料球。
参照图17,最后通过锯切工序对晶圆级半导体封装进行切割。
第三实施例
图18至图24是本发明的一个实施例,是简略地示出为了说明第一半导体芯片裸片100与第二半导体芯片裸片200通过倒装芯片600接合而连接的晶圆级半导体封装的制造工序的剖视图。
参照图18,制备一面具有第一连接板101的第一半导体芯片裸片100。
参照图19,制备一面具有第二连接板201的第二半导体芯片裸片200。
然后,将第二半导体芯片裸片200安装在所述第一半导体芯片裸片100的一面。
在此步骤中,将所述第二半导体芯片裸片200以面朝下的方式安装在所述第一半导体芯片裸片100的一面,并将第一连接板101和第二连接盘201通过倒装芯片600接合而进行连接。
在此,面朝下接合指的是使事先贴附在集成电路用半导体芯片的表面电极或布线用导线与形成在绝缘基板上的布线用电极之间以表面相对的方式粘接而进行电连接,例如,有倒装焊接的方式。
倒装焊接通过涂敷焊料膏或焊接印刷而进行电连接,不同于引线接合的方式,具有与电极数无关,能够一次性地进行牢固的接合的优点。
参照图20,形成密封所述第一半导体芯片裸片100和所述已安装的第二半导体芯片裸片200的密封部300。
所述密封部300作为复合材料是保护半导体元件的材料,主要由环氧模塑化合物制成,但是,并不特别限定于此。
参照图21,在所述第一连接板101上形成贯通过孔。
参照图22,对所述贯通过孔进行电镀而形成向所述密封部300的外部露出的通孔301。
在本实施例中,对通过镀金法形成通孔301的工序进行了说明,但是,并不限定于此。
参照图23,在所述通孔301的露出侧形成第一外部连接端子302。
此时,所述第一外部连接端子302可以是焊料球。
参照图24,最后通过锯切工序对晶圆级半导体封装进行切割。
如上所述,通过所述晶圆级半导体封装的制造方法的实施例一、二、三不仅能制造高性能化、小型化的半导体封装,而且通过本制造方法还能提高生产性,节约工序费用。
显然,以上虽然通过具体的实施例对本发明进行了说明,但是,这是为了具体地说明本发明,而本发明并不限定于此,在本发明的技术思想内本领域技术人员可以对其进行变形或改良。
本发明的简单的变形和变更都属于本发明的领域,本发明的具体保护范围根据上述的权利要求书将变得更加明确。
Claims (18)
1.一种晶圆级半导体封装,包括:
第一半导体芯片裸片,该第一半导体芯片裸片的一面具有第一连接板;
第二半导体芯片裸片,该第二半导体芯片裸片安装在所述第一半导体芯片裸片的所述一面,并在所述第二半导体的一面具有第二连接板;
密封部,该密封部对所述第一半导体芯片裸片和所述第二半导体芯片裸片进行密封;
通孔,该通孔形成在所述第一连接板上,并贯通所述密封部向外部露出;以及
第一外部连接端子,该第一外部连接端子形成在所通孔的露出侧。
2.根据权利要求1所述的晶圆级半导体封装,其中,
所述第二半导体芯片裸片以面朝上的方式安装在所述第一半导体芯片裸片的所述一面上,所述第一半导体芯片裸片与所述第二半导体芯片裸片之间具有粘接剂。
3.根据权利要求1所述的晶圆级半导体封装,其中,
所述第而半导体芯片裸片以面朝上的方式安装在所述第一半导体芯片裸片的所述一面上,所述第二连接板向所述密封部的外部露出。
4.根据权利要求3所述的晶圆级半导体封装,其中,
还包括第二外部连接端子,该第二外部连接端子形成在所述向外部露出的第二连接板上。
5.根据权利要求1所述的晶圆级半导体封装,其中,
所述第二半导体芯片裸片以面朝上的方式安装在所述第一半导体芯片裸片的所述一面上,所述第一连接板与所述第二连接板通过引线接合而进行连接。
6.根据权利要求1所述的晶圆级半导体封装,其中,
所述第二半导体芯片裸片以面朝下的方式安装在所述第一半导体芯片裸片的所述一面上,所述第一连接板与所述第二连接板通过倒装焊接而进行连接。
7.根据权利要求1所述的晶圆级半导体封装,其中,
所述通孔由导电性金属镀层或导电性金属膏制成。
8.根据权利要求1所述的晶圆级半导体封装,其中,
所述密封部由环氧模塑化合物制成。
9.一种晶圆级半导体封装的制造方法,该方法包括:
制备一面具有第一连接板的第一半导体芯片裸片的步骤;
制备一面具有第二连接板的第二半导体芯片裸片的步骤;
将第二半导体芯片裸片安装在所述第一半导体芯片裸片的所述一面的步骤;
形成密封所述第一半导体芯片裸片和所述已安装的第二半导体芯片裸片的密封部的步骤;
在所述第一连接板上形成贯通密封部的贯通过孔的步骤;
对所述贯通过孔进行电镀而形成向所述密封部的外部露出的通孔的步骤;以及
在所述通孔的露出侧形成第一外部连接端子的步骤。
10.根据权利要求9所述的晶圆级半导体封装的制造方法,其中,
在将所述第二半导体芯片裸片安装在所述第一半导体芯片裸片的所述一面的步骤中,
在所述第二半导体芯片裸片以面朝上的方式安装在所述第一半导体芯片裸片上的情形下,包括将粘接剂置于所述第一半导体芯片裸片与所述第二半导体芯片裸片之间的步骤。
11.根据权利要求9所述的晶圆级半导体封装的制造方法,其中,
在形成所述密封部的步骤中,
在所述第二半导体芯片裸片以面朝上的方式安装在所述第一半导体芯片裸片的所述一面上的情形下,使以所述第二连接板露出的方式形成所述密封部。
12.根据权利要求11所述的晶圆级半导体封装的制造方法,其中,
还包括在形成所述密封部的步骤后在所述向外部露出的第二连接板上形成第二外部连接端子的步骤。
13.根据权利要求9所述的晶圆级半导体封装的制造方法,其中,
在将所述第二半导体芯片裸片以面朝上的方式安装在所述第一半导体芯片裸片的所述一面上时,包括将所述第一连接板和所述第二连接板通过引线接合而进行连接的步骤。
14.根据权利要求9所述的晶圆级半导体封装的制造方法,其中,
在将所述第二半导体芯片裸片以面朝下的方式安装在所述第一半导体芯片裸片的一面时,将第一连接板和第二连接板通过倒装焊接而进行连接的步骤。
15.根据权利要求9所述的晶圆级半导体封装的制造方法,其中,
在形成所述通孔的步骤中,所述通孔通过电镀法或焊膏印刷法形成。
16.根据权利要求9所述的晶圆级半导体封装的制造方法,其中,
所述密封部由环氧模塑化合物制成。
17.根据权利要求9所述的晶圆级半导体封装的制造方法,其中,
还包括在形成所述第一外部连接端子的步骤后通过锯切工序进行切割的步骤。
18.根据权利要求12所述的晶圆级半导体封装的制造方法,其中,
还包括在形成所述第二外部连接端子的步骤后通过锯切工序进行切割的步骤。
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CN (1) | CN104241233A (zh) |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN105304598A (zh) * | 2015-11-23 | 2016-02-03 | 华进半导体封装先导技术研发中心有限公司 | 垂直叠封的多芯片晶圆级封装结构及其制作方法 |
WO2016107336A1 (zh) * | 2014-12-30 | 2016-07-07 | 南通富士通微电子股份有限公司 | 晶圆级封装的制造方法 |
CN107644870A (zh) * | 2016-07-20 | 2018-01-30 | 台湾积体电路制造股份有限公司 | 半导体组件及封装方法 |
CN107768353A (zh) * | 2017-10-17 | 2018-03-06 | 华天科技(昆山)电子有限公司 | 堆叠封装结构及其制作方法 |
CN108666264A (zh) * | 2017-09-30 | 2018-10-16 | 中芯集成电路(宁波)有限公司 | 晶圆级系统封装方法及封装结构 |
CN110783327A (zh) * | 2019-10-24 | 2020-02-11 | 中芯集成电路(宁波)有限公司 | 晶圆级系统封装方法及封装结构 |
Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6858892B2 (en) * | 2002-08-14 | 2005-02-22 | Sony Corporation | Semiconductor device |
US20070152320A1 (en) * | 2003-06-13 | 2007-07-05 | Osamu Yamagata | Semiconductor device, package structure thereof, and method for manufacturing the semiconductor device |
CN101060117A (zh) * | 2007-05-18 | 2007-10-24 | 日月光半导体制造股份有限公司 | 芯片堆叠结构以及可制成芯片堆叠结构的晶圆结构 |
CN101252125A (zh) * | 2007-02-21 | 2008-08-27 | 育霈科技股份有限公司 | 具减缩结构的复数晶粒封装结构与其形成方法 |
CN102214641A (zh) * | 2010-04-02 | 2011-10-12 | 日月光半导体制造股份有限公司 | 具堆栈功能的晶圆级半导体封装件 |
CN102530824A (zh) * | 2010-12-17 | 2012-07-04 | 矽品精密工业股份有限公司 | 具微机电元件的封装结构及其制法 |
CN102915979A (zh) * | 2011-08-02 | 2013-02-06 | 南茂科技股份有限公司 | 芯片封装结构及其制作方法 |
-
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Patent Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6858892B2 (en) * | 2002-08-14 | 2005-02-22 | Sony Corporation | Semiconductor device |
US20070152320A1 (en) * | 2003-06-13 | 2007-07-05 | Osamu Yamagata | Semiconductor device, package structure thereof, and method for manufacturing the semiconductor device |
CN101252125A (zh) * | 2007-02-21 | 2008-08-27 | 育霈科技股份有限公司 | 具减缩结构的复数晶粒封装结构与其形成方法 |
CN101060117A (zh) * | 2007-05-18 | 2007-10-24 | 日月光半导体制造股份有限公司 | 芯片堆叠结构以及可制成芯片堆叠结构的晶圆结构 |
CN102214641A (zh) * | 2010-04-02 | 2011-10-12 | 日月光半导体制造股份有限公司 | 具堆栈功能的晶圆级半导体封装件 |
CN102530824A (zh) * | 2010-12-17 | 2012-07-04 | 矽品精密工业股份有限公司 | 具微机电元件的封装结构及其制法 |
CN102915979A (zh) * | 2011-08-02 | 2013-02-06 | 南茂科技股份有限公司 | 芯片封装结构及其制作方法 |
Cited By (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2016107336A1 (zh) * | 2014-12-30 | 2016-07-07 | 南通富士通微电子股份有限公司 | 晶圆级封装的制造方法 |
US10008478B2 (en) | 2014-12-30 | 2018-06-26 | Tongfu Microelectronics Co., Ltd. | Fabricating method for wafer-level packaging |
CN105304598A (zh) * | 2015-11-23 | 2016-02-03 | 华进半导体封装先导技术研发中心有限公司 | 垂直叠封的多芯片晶圆级封装结构及其制作方法 |
CN107644870A (zh) * | 2016-07-20 | 2018-01-30 | 台湾积体电路制造股份有限公司 | 半导体组件及封装方法 |
CN108666264A (zh) * | 2017-09-30 | 2018-10-16 | 中芯集成电路(宁波)有限公司 | 晶圆级系统封装方法及封装结构 |
CN108666264B (zh) * | 2017-09-30 | 2021-08-10 | 中芯集成电路(宁波)有限公司 | 晶圆级系统封装方法及封装结构 |
CN107768353A (zh) * | 2017-10-17 | 2018-03-06 | 华天科技(昆山)电子有限公司 | 堆叠封装结构及其制作方法 |
CN110783327A (zh) * | 2019-10-24 | 2020-02-11 | 中芯集成电路(宁波)有限公司 | 晶圆级系统封装方法及封装结构 |
Also Published As
Publication number | Publication date |
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KR20140147613A (ko) | 2014-12-30 |
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