JP2007147731A - 映像信号の表示制御装置および表示制御方法 - Google Patents

Abstract

【課題】少ない容量の映像メモリを利用しつつ、映像表示の不具合および電源回路に過負荷をもたらす問題を解消することができる映像信号の表示制御装置を提供すること。
【解決手段】少なくとも１フレーム期間の映像信号が書き込み可能な映像メモリ１に対して、入力される映像信号が書き換えられつつ格納される。平均輝度算出手段２は、１フレーム期間内における複数回のタイミングにおいて、映像メモリ１に書き込まれた映像信号から平均輝度を算出し、算出された前記平均輝度に基づいて、輝度制御手段３において、映像メモリ１から読み出された映像信号の輝度制御を実行する。
【選択図】図４

Description

この発明は、表示すべき映像信号の平均輝度レベル（ＡＰＬ＝Ａｖｅｒａｇｅ Ｐｉｃｔｕｒｅ Ｌｅｖｅｌ）を求めて、この平均輝度レベルにより映像表示装置における表示輝度を制御する例えばＰＬＥ（Ｐｅａｋ Ｌｕｍｉｎａｎｃｅ Ｅｎｈａｎｃｅｍｅｎｔ）制御手段を備えた映像信号の表示制御装置および表示制御方法に関する。

例えばＰＤＰ（プラズマディスプレイパネル）などにおいては、画像表示を行うにあたっては、前記したＰＬＥ制御が行われる。このＰＬＥ制御はフィールドもしくはフレーム画面全体に対応する映像信号の平均輝度レベル（ＡＰＬ）を検出し、この平均輝度レベルに基づいて実際に画像表示させるための輝度レベルである表示輝度レベルを設定するようになされる。

この場合、前記ＰＬＥ制御では同じ輝度レベルの映像信号であっても、平均輝度レベルが小さい場合（画像全体が暗い場合）には、表示輝度レベルを高く設定して高輝度な表示が行われるようにされる。これに対して平均輝度レベルが大きい場合（画像全体が明るい場合）には、表示輝度レベルを下げて電力消費量を抑制するようにされる。このようにしてＰＬＥ制御が行われることにより、低消費電力化を実現させることができると共に、コントラストの良好な画像を表示させることが可能となる。

前記したように、表示すべき映像信号の平均輝度レベルＡＰＬを求め、このＡＰＬにより表示輝度を制御するＰＬＥ制御手段を備えた表示装置は、次に示す特許文献１および２などに示されている。
特開平９−２８１９２７号公報 特開２００１−１７５２２０号公報

前記したＰＬＥ制御手段を利用して、表示画面の輝度調整を行う場合において、表示画像に遅延なくＰＬＥ制御による輝度調整を行うためは、一般に複数画面分（少なくとも２フレーム分）の映像メモリが必要になる。図１はその基本構成をブロック図によって示したものであり、符号Ａは映像信号が入力される表示制御装置を示し、符号Ｂは前記表示制御装置Ａにおいて輝度制御された映像信号を受けて、これを表示する映像表示手段を示している。

前記表示制御装置Ａには、それぞれ１フレーム分の映像信号を書き込むことができる第１と第２の映像メモリ１ａ，１ｂが具備されている。そして、入力される映像信号は、まず第１の映像メモリ１ａ（以下、これをＶＲＡＭａと称する。）に送られて、これに１フレーム分の映像信号が書き込まれる。これと同時に前記映像信号はＡＰＬ部（平均輝度算出手段）２に送られ、前記１フレーム分の映像信号から平均輝度レベル（以下、これをＡＰＬａと称する。）を算出する。そして、ＡＰＬ部２において算出された平均輝度レベルＡＰＬａの情報は輝度制御部（輝度制御手段）３に制御信号として送られる。

続いて、次のフレームの映像信号が第２の映像メモリ１ｂ（以下、これをＶＲＡＭｂと称する。）に送られて、これに前記次の１フレーム分の映像信号が書き込まれる。これと同時に前記次のフレームの映像信号はＡＰＬ部２に送られ、この１フレーム分の映像信号から平均輝度レベル（以下、これをＡＰＬｂと称する。）を算出する。

この間において、ＶＲＡＭａより読み出された映像信号は、輝度制御部３において先の１フレーム分に対応した平均輝度レベルＡＰＬａに基づいた輝度制御を受け、平均輝度レベルＡＰＬａに対応した表示輝度レベルに設定される。この表示輝度レベルに設定された先の１フレーム分の映像信号は映像表示手段Ｂに送られて、画像表示されるように動作する。

続いてＶＲＡＭｂより読み出された後の映像信号は、輝度制御部３において後の１フレーム分に対応した平均輝度レベルＡＰＬｂに基づいた輝度制御を受け、平均輝度レベルＡＰＬｂに対応した表示輝度レベルに設定される。この表示輝度レベルに設定された後の１フレーム分の映像信号は同じく映像表示手段Ｂに送られて、画像表示される。すなわち、前記した動作が順次繰り返される。

ところで、図１に示したように複数フレーム分の映像メモリを備える構成においては、メモリ容量の増加を招き、このメモリ容量の増加はこれを構築するＩＣのコストアップをもたらし、必然的に製品のコストを引き上げる結果となる。したがって、例えば携帯電話機などに用いられる小型の表示装置においては、その体積およびコストの面から複数フレーム分の映像メモリを持たせることが困難になるため、図２に示すような１フレーム分の映像メモリを持つ構成が採用されることが多い。

すなわち、図２に示す符号１は、１フレーム分の映像信号を書き込むことができる映像メモリであり、これはすでに説明した図１に符号１ａ，１ｂで示したいずれか一方の映像メモリに該当する。そして、図２に示す構成においては、図１に示す各部と同様の機能を果たす部分を同一符号で示しており、したがってその説明は省略する。

図２に示す構成において用いられる映像メモリ１は、前記したとおり１フレーム分の映像信号を書き込むことができる容量であるため、映像メモリ１には時間経過と共に新しい映像信号が順次書き替えられつつ格納（オーバライト）されるように動作する。図３はその作用を説明するものであり、横軸は時間経過を示し、縦軸は映像メモリ（ＶＲＡＭ）１への映像信号の書き込み動作の進展状態を示している。なお、縦軸は表示走査の進行度合いを示していると言うこともできる。

前記したとおり、映像メモリ１には時間経過と共に１つ手前の旧フレームによる映像信号に対して、次の新フレームによる映像信号が順次オーバライトされる。したがって、前記したＰＬＥ制御を実現させようとした場合には、表示フレームとＡＰＬに応じた表示輝度には、最大で１フレーム期間の遅延が生ずる。この結果、図３に斜線部Ｃで示すように新フレームに対応する表示が、旧フレームによる平均輝度に基づいて表示制御される部分が発生する。

ここで、一例として旧フレームによる映像信号は暗い映像であり、新フレームによる映像信号は明るい映像であるとした場合においては、前記したＰＬＥ制御は、旧フレームによる暗い映像に基づくＡＰＬにより、新フレームによる明るい映像が輝度制御されるので、新フレームによる明るい映像の各ピーク輝度がさらにレベルアップされるように動作する。このために一瞬において明るい映像がさらに明るく表示されるという不具合が発生すする。同時に映像表示手段における大きな割合を占める点灯対象となる各表示画素に対してそれぞれ大きな駆動電流が流れるために、電源回路に瞬間的に過大な負荷が加わるという別の問題も発生する。

この発明は、前記した問題点に着目してなされたものであり、少ない容量の映像メモリを利用しつつ、前記したような映像表示の不具合および電源回路に過負荷をもたらす問題を解消することができる映像信号の表示制御装置および表示制御方法を提供することを課題とするものである。

前記した課題を解決するためになされたこの発明にかかる表示制御装置の基本形態は、請求項１に記載のとおり、入力される映像信号に基づいて映像を表示する表示手段を駆動制御するための表示制御装置であって、前記映像信号の平均輝度を算出する平均輝度算出手段と、前記平均輝度算出手段により得られる前記平均輝度に基づいて、前記映像信号の輝度を制御する輝度制御手段とが具備され、前記平均輝度算出手段は、１フレーム期間内において複数回にわたり映像信号の平均輝度を算出し、算出された前記平均輝度に基づいて前記輝度制御手段の輝度制御を実行するように構成される。

また、前記した課題を解決するためになされたこの発明にかかる表示制御方法の基本態様は、請求項６に記載のとおり、入力される映像信号に基づいて映像を表示する表示手段を駆動制御するための表示制御方法であって、１フレーム期間内において複数回にわたり映像信号の平均輝度を算出すると共に、算出された前記平均輝度に基づいて、前記表示手段に与える映像信号の輝度を制御する輝度制御動作を実行する点に特徴を有する。

以下、この発明にかかる映像信号の表示制御装置について、図に示す実施の形態に基づいて説明する。図４はこの発明にかかる表示制御装置の基本構成をブロック図によって示したものである。なお、図４に示す構成においては、すでに説明した図２に示す各部と同様の機能を果たす部分を同一符号で示しており、したがって、その詳細な説明は適宜省略する。

図４に示す映像メモリ１も、図２に示した例と同様に１フレーム分の映像信号を書き込むことができる容量のものが用いられており、したがって、映像メモリ１には時間経過と共に新しい映像信号が順次書き替えられつつ格納（オーバライト）されるように動作する。そして、平均輝度算出手段を構成するＡＰＬ部２は、前記映像メモリ１に書き込まれた映像信号を利用して平均輝度を算出するように構成されている。

図５は、図４に示す表示制御装置Ａの動作を説明するものであり、これはすでに説明した図３と同様の態様で示している。この表示制御装置の実施の形態においては、図５に示されたように１フレーム期間を複数の期間に分けて、各期間毎に映像信号の平均輝度（ＡＰＬ）を算出するように動作する。

すなわち、図５に示した例は、説明を単純化するために１フレーム期間を３つの期間に分けた例を示しており、ＡＰＬ算出期間１、同２、同３として示したとおり、ＡＰＬ部２は映像メモリ１に書き込まれた映像信号を利用して、１フレーム期間に３回にわたりＡＰＬを算出し、その都度、算出したＡＰＬを輝度制御部３に制御信号として送出するように動作する。

一方、１フレーム期間を３つに分割し、映像メモリ１に書き込まれた映像信号は、前記分割期間単位で順次読み出されて輝度制御部３に供給される。この結果、図５に示す例えばＡＰＬ算出期間１において書き込まれた新フレームに該当する映像信号は、ＡＰＬ算出期間２において、順次読み出されて輝度制御部３に供給される。この場合、輝度制御部３にはＡＰＬ算出期間１の最後のタイミングであるｔ１におけるＡＰＬが制御信号として供給されることになる。

換言すれば、ＡＰＬ算出期間１において映像メモリ１に書き込まれた映像信号は、前記ｔ１において映像メモリ１に書き込まれている映像信号のＡＰＬよって輝度制御を受けて映像表示手段Ｂに供給される。同様にＡＰＬ算出期間２において映像メモリ１に書き込まれた映像信号は、ｔ２において映像メモリ１に書き込まれている映像信号のＡＰＬよって輝度制御を受けて映像表示手段Ｂに供給されるように動作し、さらに同様にＡＰＬ算出期間３において映像メモリ１に書き込まれた映像信号は、ｔ３において映像メモリ１に書き込まれている映像信号のＡＰＬよって輝度制御を受けて映像表示手段Ｂに供給されるように動作する。

ここで、前記ｔ１において映像メモリ１に書き込まれている映像信号は、旧フレームと新フレームの映像信号のうち旧フレームによる映像信号の割合が大きい。また前記ｔ２において映像メモリ１に書き込まれている映像信号は、旧フレームと新フレームの映像信号のうち新フレームによる映像信号の割合が大きくなる。さらに前記ｔ３において映像メモリ１に書き込まれている映像信号は、全てが新フレームによる映像信号となる。

したがって、すでに説明したように旧フレームによる映像信号は例えば暗い映像であり、新フレームによる映像信号は明るい映像であるとした場合においては、ＡＰＬ算出期間１およびＡＰＬ算出期間２において映像メモリ１に書き込まれた明るい映像信号は、それぞれ旧フレームに対して新フレームの映像信号が所定の割合で書き込まれた状態のＡＰＬによって輝度制御を受けることになる。

それ故、新フレームによる明るい映像が、旧フレームの暗い映像データのみによるＡＰＬにより輝度制御されることにより、極端な輝度の上昇制御がなされる問題を解消させることができる。これは、必然的に電源回路に瞬間的に過大なピーク電流が流れるという問題も解消される。

因みに、図５に示された例においては、前記したとおりｔ３において映像メモリ１に書き込まれている映像信号は、全てが新フレームによる映像信号であり、したがってＡＰＬ算出期間３において映像メモリ１に書き込まれた明るい映像信号は、新フレームのみによるＡＰＬにより輝度制御を受けることになり、正常なＰＬＥ制御動作を期待することができる。

なお以上の説明は、動作を理解し易いように、映像メモリへの映像信号の書き込み動作と、映像メモリからの映像信号の読み出し動作が同期している同期型について説明しているが、非同期型でも同様の作用効果を得ることができる。

図６〜図９は、以上説明したこの発明にかかる表示制御装置および表示制御方法を採用した具体例を示したものであり、これは表示パネルの画素に有機ＥＬ（エレクトロルミネッセンス）素子を用いたアクティブマトリクス型表示パネルを対象とした表示制御装置の例を示している。

図６はその全体構成を示すものであり、符号Ａはすでに説明した表示制御装置を示し、符号Ｂは映像表示手段を示しており、また、符号１はすでに説明した映像メモリを示している。表示制御装置Ａには発光制御回路１１が具備されており、この発光制御回路１１に対して、アナログ／デジタル（Ａ／Ｄ）変換回路１２、映像メモリ１、輝度設定テーブル１３が接続されている。

そして、この図６に示す実施の形態においてはアナログ映像信号が発光制御回路１１およびＡ／Ｄ変換回路１２に供給されるように構成されている。前記発光制御回路１１はアナログ映像信号中における水平および垂直同期信号に基づいて、前記Ａ／Ｄ変換回路１２に対するクロック信号ＣＫ、前記映像メモリ１に対する書き込み信号Ｗおよび読み出し信号Ｒを生成する。

また、発光制御回路１１は前記した映像信号中における水平および垂直同期信号に基づいて、後述する映像表示手段Ｂにおける走査ドライバ２１、データドライバ２２および消去ドライバ２３に対する同期信号を生成するように作用する。

前記Ａ／Ｄ変換回路１２は、発光制御回路１１から供給されるクロック信号に基づいて、入力されるアナログ信号をサンプリングし、これを１画素ごとの画像データに変換して映像メモリ１に供給するように作用する。前記映像メモリ１は前記発光制御回路１１からの書き込み信号ＷによってＡ／Ｄ変換回路１２から供給される各画素データを映像メモリ１に順次書き込むように動作する。

前記映像メモリ１は、すでに説明したとおり１フレーム分の映像信号を書き込むことができる容量にされており、前記した書き込み動作によって、後述する表示パネルにおける一画面分（１フレーム分）のデータの書き込みが行われ、続いて、次の１フレーム分の映像信号が順次書き替えられつつ格納（オーバライト）されるように動作する。

これと同時に映像メモリ１に書き込まれた映像信号（画素データ）は、発光制御回路１１から供給される読み出し信号Ｒによって前記メモリ１より順次読み出され、後述するようにＰＬＥによる輝度制御を受けた状態で表示パネルにおいて画像表示される。

なお、前記発光制御回路１１は、後述するサブフレーム期間に同期して画像メモリに書き込まれている映像データよりＡＰＬを算出するように動作する。この場合、前記ＡＰＬは前記映像メモリ１に書き込まれた画素データから、後述する表示パネル３１において発光制御させる画素の割合（点灯率）を算出することで得るようになされる。したがって、発光制御回路１１は点灯率算出手段としての機能を果たし、これはすでに説明したＡＰＬ部２と同様に機能する。

また、発光制御回路１１は、算出された点灯率に基づいて前記輝度設定テーブル１３を参照し、ＰＬＥ動作を実行するように作用する。このＰＬＥ動作にあたっては、前記点灯率に基づいて輝度設定テーブル１３を参照し、映像表示手段Ｂを構成するデータドライバ２２および消去ドライバ２３に対する適切な制御信号を生成するように動作する。なお、この時のデータドライバ２２および消去ドライバ２３の動作については、後で詳細に説明する。

次に、映像表示手段Ｂにおける符号３１は有機ＥＬ素子をそれぞれに含む多数の画素３２をマトリクス状に配列した表示パネルを示している。この表示パネル３１には、前記した走査ドライバ２１、データドライバ２２、および消去ドライバ２３にそれぞれ接続される走査線３３、データ線３４および消去信号線３５が配列されており、これらの交差位置に前記ＥＬ素子を含む画素３２がそれぞれ配置されている。なお、前記各画素３２には、電源供給回路２４より画素の点灯駆動用電圧が電源供給線３６を介して、それぞれ供給されるように構成されている。

図７は前記した表示パネル３１に配置された１つの画素３２に対応する回路構成を示すものであり、この画素３２には前記データドライバ２２からの映像信号に対応したデータ信号Ｖｄａｔａが、表示パネルに配列されたデータ線３４を介して制御用ＴＦＴ、すなわちデータ書き込みトランジスタＴｒ１のソースに供給されるように構成されている。

前記データ書き込みトランジスタＴｒ１のゲートには、走査ドライバ２１に接続された走査線３３を介して走査信号Ｓｅｌｅｃｔ（これを書き込みパルスとも言う。）が供給されるように構成されている。前記データ書き込みトランジスタＴｒ１のドレインは、点灯駆動用ＴＦＴ、すなわち点灯駆動トランジスタＴｒ２のゲートに接続されると共に、電荷保持用キャパシタＣ１の一方の端子に接続されている。

また、点灯駆動トランジスタＴｒ２のソースは、前記キャパシタＣ１の他方の端子に接続されると共に、電源供給線３６を介して駆動電圧Ｖｃｃが供給されるように構成されている。前記点灯駆動トランジスタＴｒ２のドレインは、有機ＥＬ素子Ｅ１のアノード端子に接続され、この有機ＥＬ素子Ｅ１のカソード端子は、基準電位点（グランド）に接続されている。

さらに、消去用ＴＦＴとしての消去トランジスタＴｒ３のゲートには、消去信号線３５を介して消去ドライバより消去信号Ｅｒａｓｅ（これを消去パルスとも言う。）が供給されるように構成されている。そして、消去トランジスタＴｒ３のソースおよびドレインが、前記キャパシタＣ１の両端部にそれぞれ接続されている。

なお、図７に示す画素３２の回路構成においては、駆動トランジスタＴｒ２のみがｐチャンネル型ＴＦＴにより構成され、他はｎチャンネル型ＴＦＴにより構成されている。そして、前記した構成による画素３２は、図６に示したように行および列方向にマトリクス状に多数配置されて表示パネル３１が構成されている。

図７に示した画素３２の構成において、制御トランジスタＴｒ１のゲートには、アドレス期間において走査ドライバ２１より走査信号としての書き込みパルスＳｅｌｅｃｔが供給される。これにより、制御トランジスタＴｒ１のソース・ドレインを介して、データドライバ２２から供給されるデータ信号Ｖｄａｔａに対応した電流がキャパシタＣ１に流れ、キャパシタＣ１は充電される。そして、その充電電圧が駆動トランジスタＴｒ２のゲートに供給されて、トランジスタＴｒ２はそのゲート電圧とドレインに供給される駆動電圧Ｖｃｃに対応した電流を前記ＥＬ素子Ｅ１に流し、これによりＥＬ素子Ｅ１は発光する。

前記制御トランジスタＴｒ１のゲートに対する前記書き込みパルスの印加が停止されると、トランジスタＴｒ１はいわゆるカットオフとなる。しかしながら、キャパシタＣ１に蓄積された電荷により駆動トランジスタＴｒ２のゲート電圧が保持され、これによりＥＬ素子Ｅ１への駆動電流が維持される。したがって、ＥＬ素子Ｅ１は次のアドレス動作に至る期間（後述する１サブフレーム期間）において、前記データ信号Ｖｄａｔａに対応した点灯状態を継続することができる。

一方、前記ＥＬ素子Ｅ１の点灯期間の途中（１サブフレーム期間の途中）において、前記消去ドライバ２３より消去トランジスタＴｒ３をオンさせる消去パルスＥｒａｓｅが供給される。これにより、キャパシタＣ１にチャージされている電荷を瞬時にして消去（放電）させることができる。この結果、駆動トランジスタＴｒ２はカットオフ状態となり、ＥＬ素子Ｅ１は直ちに消灯される。換言すれば、消去ドライバ２３からの消去パルスＥｒａｓｅの出力タイミングを制御することで、ＥＬ素子Ｅ１の１サブフレームにおける点灯期間が制御され、これにより所定のガンマ特性およびディマー特性を実現することができる。

図８は、図６および図７に示した構成によってなされるＰＬＥ制御を説明するものである。このＰＬＥ制御を実現させるにあたって、この実施の形態においては１フレーム期間を複数のサブフレームに分割し、このサブフレームにおける画素の点灯期間の累計により階調制御を実現する階調制御手段が採用されている。

すなわち図８に示す例は、説明を単純化するために１フレーム期間を７つのサブフレーム（ＳＦ１〜ＳＦ７）に分割し、１フレーム期間における各サブフレームを選択することで、８つの階調表現（１００％非点灯も１つの階調と見なすことができ、７＋１の階調表現）を実現する例を示している。

図８（ａ）および（ｂ）は、表示パネル３１に配列された前記した画素３２の点灯率（前記したＶＲＡＭ１に書き込まれた画素の点灯率）に応じて、サブフレームごとの点灯期間と非点灯期間の割合を制御する例を示したものである。すなわち、（ａ）はサブフレームごとの点灯期間の割合が大きく、また（ｂ）はサブフレームごとの点灯期間の割合が小さい場合を示している。なお、前記（ａ）および（ｂ）は共に階調特性のガンマ値が同一で、ディマー特性が変更される例を示している。

ここで、画素の点灯率が低い場合（換言すればＡＰＬが小さい場合）においては、図８（ａ）に示す点灯制御が実行され、画素の点灯率が高い場合（ＡＰＬが大きい場合）においては図８（ｂ）に示す点灯制御が実行されるように制御される。要するに画素の点灯率の程度に応じて、サブフレームごとの点灯期間の割合が図８（ａ）と（ｂ）の間で変化するように制御される。これにより、特に画素の点灯率が高い場合においては１フレーム期間内における画素の点灯期間の累計が低く抑えられ、各画素に供給される駆動電流値を抑制することができる。

図８（ｃ）および（ｄ）は、図８（ｂ）に示した点灯制御を実現させる場合の前記した書き込みパルスおよび消去パルスの発生タイミングを説明するものである。すなわち、図８に示す例においては、各サブフレームのスタートに同期して（ｃ）に示す書き込みパルスが発生し、これにより画素は点灯状態にされる。そして、そのサブフレームの経過途中において（ｄ）に示す消去パルスが発生し、これにより画素は非点灯状態にされる。

ここで、例えば階調“８”を実現しようとした場合には、１フレーム期間において、画素は図８（ａ）または（ｂ）に示す一連の点灯パターンが実行される。また例えば階調“５”を実現しようとした場合には、図８（ａ）または（ｂ）に示すＳｆ１〜Ｓｆ４の期間において点灯駆動動作が実行され、それ以降の各サブフレームの期間Ｓｆ５〜Ｓｆ７は全て消灯状態にされる。これにより、１フレーム期間における画素の点灯期間の累計にしたがった発光輝度を得ることができる。

図８（ｄ）に示す消去パルスは、次に説明する図９に示す構成によって生成することができる。図９における符号３８はサブフレームカウンタを、符号３９は論理演算ユニットを、さらに符号１３は図６に基づいて説明した輝度設定テーブルを示している。すなわち、前記輝度設定テーブル１３が図６に示したように発光制御回路１１に対して外付けになされ、サブフレームカウンタ３８および論理演算ユニット３９は、発光制御回路１１に内蔵された構成にされている。

前記輝度設定テーブル１３には、前記した点灯率に対応して各サブフレームごとの点灯期間がパラメータとして格納されている。そして、サブフレームカウンタ３８より、点灯制御されるべきサブフレームナンバが論理演算ユニット３９に供給された場合、論理演算ユニット３９はテーブル１３をアクセスし、サブフレームナンバに対応して格納されている点灯時間のパラメータに基づいて、前記消去パルスの出力タイミング信号を生成するように動作する。

これは図８（ｄ）に示したように画素の点灯率にそれぞれ対応してサブフレームごとの消去パルスの出力タイミング信号として生成される。このタイミング信号は前記した消去ドライバ２３に供給され、消去ドライバ２３からは前記したとおり、各サブフレームごとに消去パルスを出力するように動作する。

なお、この実施の形態においてはサブフレームに同期して画像メモリ１に書き込まれている映像信号より前記した点灯率を求め、この点灯率に基づいて、輝度設定テーブル１３にアクセスすることにより図９に示した構成により消去パルスの出力タイミング信号を生成するように動作する。

したがって、これによるとサブフレーム毎に点灯率（＝ＡＰＬ）に基づいた輝度制御（ＰＬＥ制御）が実行されることになり、図４および図５に示した基本構成で説明した作用効果と同様に、少ない容量（１フレーム分）の映像メモリを利用しつつ、映像表示の不具合の発生を解消させることができると共に、電源回路に過負荷をもたらす問題も解消することができる。

なお、図６〜図９に示した実施の形態においては、先に説明したように各サブフレームに同期して、サブフレーム毎にＶＲＡＭ１にアクセスして点灯率（＝ＡＰＬ）を算出し、この算出結果に基づいて、その都度輝度制御（ＰＬＥ制御）を実行するようにしている。すなわち、この動作を模式的に示すと図１０に示すようになる。

しかしながら、現実的には１フレーム期間をより多数のサブフレームに分割して、例えば３２段階もしくは６４段階等の実用的な階調制御を実現するようにされる。このような場合においては、図１０に示すようにサブフレーム毎にＶＲＡＭ１にアクセスして点灯率（＝ＡＰＬ）を算出することは必ずしも必要ではなく、例えば図１１に示すように複数サブフレーム毎にＶＲＡＭ１にアクセスして点灯率（＝ＡＰＬ）を算出し、次の複数のサブフレームの期間においては、この点灯率に基づいて輝度制御（ＰＬＥ制御）を実行するようにしてもよい。

従来の表示制御装置の基本構成例を示したブロック図である。 従来の表示制御装置の他の基本構成例を示したブロック図である。 図２に示す表示制御装置のＰＬＥ作用を説明するタイミング図である。 この発明にかかる表示制御装置の基本構成を示したブロック図である。 図４に示す表示制御装置のＰＬＥ作用を説明するタイミング図である。 この発明を採用した表示制御装置の実施の形態を示したブロック図である。 図６に示す表示パネルに配列された画素の構成例を示した回路構成図である。 図６に示す表示制御装置における動作を説明するタイミング図である。 図６に示す構成において利用される輝度設定の基本機能を説明するブロック図である。 この発明にかかる表示制御装置においてなされるＡＰＬ算出動作を説明するタイミング図である。 同じく他のＡＰＬ算出動作を説明するタイミング図である。

符号の説明

１ 映像メモリ
２ 平均輝度算出手段
３ 輝度制御手段
１１ 発光制御回路
１２ Ａ／Ｄ変換回路
１３ 輝度設定テーブル
２１ 走査ドライバ
２２ データドライバ
２３ 消去ドライバ
２４ 電源供給回路
３１ 表示パネル
３２ 画素
３３ 走査線
３４ データ線
３５ 消去信号線
３６ 電源供給線
Ａ 表示制御装置
Ｂ 映像表示手段
Ｃ１ 電荷保持用キャパシタ
Ｅ１ 有機ＥＬ素子
Ｔｒ１ データ書き込みトランジスタ
Ｔｒ２ 点灯駆動トランジスタ
Ｔｒ３ 消去トランジスタ

Claims (9)

1. 入力される映像信号に基づいて映像を表示する表示手段を駆動制御するための表示制御装置であって、
   前記映像信号の平均輝度を算出する平均輝度算出手段と、前記平均輝度算出手段により得られる前記平均輝度に基づいて、前記映像信号の輝度を制御する輝度制御手段とが具備され、
   前記平均輝度算出手段は、１フレーム期間内において複数回にわたり映像信号の平均輝度を算出し、算出された前記平均輝度に基づいて前記輝度制御手段の輝度制御を実行するように構成されていることを特徴とする映像信号の表示制御装置。
2. 少なくとも１フレーム期間の映像信号が書き込み可能な映像メモリに対して、入力される映像信号が書き込まれ、前記平均輝度算出手段は１フレーム期間内における前記複数回のタイミングにおいて、前記映像メモリに書き込まれた前記映像信号から平均輝度を算出するように構成されていることを特徴とする請求項１に記載された映像信号の表示制御装置。
3. １フレーム期間内において複数回にわたり算出される前記平均輝度のうちの少なくとも１つは、互いに異なるフレームに含まれる前記映像信号に基づいて算出されることを特徴とする請求項１または請求項２に記載された映像信号の表示制御装置。
4. １フレーム期間を複数のサブフレームに分割し、前記サブフレームにおける画素の点灯期間の累計により階調制御を実現する表示手段を駆動制御するものであり、
   前記平均輝度算出手段は、前記サブフレームに同期して前記平均輝度を算出するように構成されていることを特徴とする請求項１ないし請求項３のいずれか１項に記載された映像信号の表示制御装置。
5. 前記サブフレーム毎に前記平均輝度を算出するように構成されていることを特徴とする請求項４に記載された映像信号の表示制御装置。
6. 入力される映像信号に基づいて映像を表示する表示手段を駆動制御するための表示制御方法であって、
   １フレーム期間内において複数回にわたり映像信号の平均輝度を算出すると共に、算出された前記平均輝度に基づいて、前記表示手段に与える映像信号の輝度を制御する輝度制御動作を実行することを特徴とする映像信号の表示制御方法。
7. 少なくとも１フレーム期間の映像信号が書き込み可能な映像メモリに対して、入力される映像信号を書き換えつつ格納すると共に、１フレーム期間内における前記複数回のタイミングにおいて、前記映像メモリに書き込まれた前記映像信号から平均輝度を算出することを特徴とする請求項６に記載された映像信号の表示制御方法。
8. １フレーム期間内において複数回にわたり算出される前記平均輝度のうちの少なくとも１つは、互いに異なるフレームに含まれる前記映像信号に基づいて算出されることを特徴とする請求項６または請求項７に記載された映像信号の表示制御方法。
9. 前記表示手段に与える映像信号の輝度は、算出される前記平均輝度が大きくなるにしたがって小さくなるように制御されることを特徴とする請求項６ないし請求項８のいずれか１項に記載された映像信号の表示制御方法。

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