JP2007123785A - 可変インダクタ及びそれを利用したアンテナ装置 - Google Patents

Abstract

【課題】主コイルのＱ値を低下させることなく、インダクタンス値の可変幅を大きくすることができる可変インダクタを提供する。
【解決手段】可変インダクタ１０は、積層体１２とスイッチ２６を備えている。前記積層体１２は、内部にメインインダクタ１４と制御インダクタ１８を隣接して対向配置した構成となっている。前記積層体１２の表面には、メインインダクタ１４及び制御インダクタ１８の端部が接続される端子電極２２Ａ〜２２Ｆが、適宜位置に形成されている。制御インダクタ１８の端部と接続される端子電極２２Ｄ及び２２Ｆの間には、スイッチ２６が設けられる。このように積層方向にメインインダクタ１４と制御インダクタ１８を対向配置することにより、結合度を向上させ、Ｑ値を低下させることなくインダクタンス値の可変幅を大きくすることができる。
【選択図】図１

Description

本発明は、可変インダクタ及びそれを利用したアンテナ装置に関し、更に具体的には、インダクタンスの可変幅の改善に関するものである。

電子機器に使用される個々の部品偏差を吸収したり、回路に組み込んだ後にそのインダクタンスを調整したりするものとして、インダクタンス値の変更が可能な可変インダクタがあり、各種のものが提案されている。例えば、以下の特許文献１には、平面スパイラル状の主コイル（第１導体）の各周回部に対向するように、開放端間にスイッチが接続された単一周回調整用コイル（第２導体）を複数配置した可変インダクタ及びそれを利用した半導体集積回路が開示されている。また、特許文献２には、シリコン基板上に主コイル導体（主インダクタ）と調整用コイル導体（副インダクタ）とを同軸で内外に隣接配置し、調整用コイル導体の端部をスイッチで開閉自在にした電圧制御発振回路が開示されている。
特開平０８−１６２３３１号公報（第１図） 特開２００２−１５１９５３公報（第４図，第５図）

しかしながら、以上のような背景技術は、高周波（１００ＭＨｚ以上）ではスイッチの影響が小さいものの、主コイル導体と調整用コイル導体との結合度が十分ではないため、主コイルのインダクタンス値の可変幅が狭いという不都合がある。

本発明は、以上の点に着目したもので、その目的は、主コイルのＱ値を低下させることなく、インダクタンス値の可変幅を広げることができる可変インダクタを提供することである。他の目的は、前記可変インダクタを利用したアンテナ装置を提供することである。

前記目的を達成するため、本発明の可変インダクタは、積層体の内部に積層方向に沿って巻回された主コイル導体と、該主コイル導体と対向するように前記積層体の内部に配置された調整用コイル導体と、前記積層体表面に設けられており、前記各コイル導体の端部が接続される端子電極と、前記調整用コイル導体の端部が接続された一対の端子電極間に、前記積層体の外部で接続されたスイッチ素子と、を備えたことを特徴とする。

本発明のアンテナ装置は、請求項１〜８のいずれかに記載の可変インダクタを利用したことを特徴とする。本発明の前記目的，特徴，利点は、以下の詳細な説明及び添付図面から明瞭になろう。

本発明は、積層体内部に積層方向に沿って巻回された主コイル導体に対して、調整用コイル導体を積層体内で対向配置し、各コイル導体の端部を積層体表面の端子電極に接続するとともに、前記調整用コイル導体端部に接続する一対の端子電極間に、積層体外部でスイッチ素子を接続することとした。このため、主コイル導体にスイッチ素子が直接接続されないのでＱ値の劣化を抑制しつつ、主コイル導体と調整用コイル導体との結合度を高めて、主コイル導体のインダクタンスの可変幅を広げるという効果が得られる。

以下、本発明を実施するための最良の形態を、実施例に基づいて詳細に説明する。

最初に、図１を参照しながら本発明の実施例１を説明する。図１(A)は、本実施例の可変インダクタのインダクタ配置（コイル配置）を示す斜視図であり、図１(B)は、前記(A)を矢印Ｆ１方向から見た側面図である。図１に示すように、本実施例の可変インダクタ１０は、積層体１２とスイッチ２６を備えている。前記積層体１２は、絶縁層を積層した積層体の内部に、メインインダクタ（主コイル導体）１４と制御インダクタ（調整用コイル導体）１８が隣接して対向配置された構成となっている。なお、理解を容易にするため、前記絶縁層は、図中から省略されている。また、積層体１２の表面（側面）には、前記メインインダクタ１４及び制御インダクタ１８の端部が接続される端子電極２２Ａ〜２２Ｆが、適宜位置に形成されている。更に、積層体１２の底面には、端子電極２２Ｂと２２Ｅを短絡するとともに配線基板への実装時の特性変化を少なくするためのシールド層２４が設けられている。

前記メインインダクタ１４は、複数の導体パターン１４Ａ〜１４Ｇが、積層体１２の積層方向に沿って巻回するように積層されており、これら導体パターン１４Ａ〜１４Ｇは、スルーホール１５Ａ〜１５Ｆによって接続されている。そして、メインインダクタ１４の一方の端部１６Ａは、積層体１２の表面の端子電極２２Ａに接続され、他方の端部１６Ｂは、端子電極２２Ｃに接続されている。同様に、制御インダクタ１８も、複数の導体パターン１８Ａ〜１８Ｇが積層方向に沿って巻回するように積層されており、これら導体パターン１８Ａ〜１８Ｇは、スルーホール１９Ａ〜１９Ｆによって接続されている。そして、制御インダクタ１８の一方の端部２０Ａは、端子電極２２Ｄに接続され、他方の端部２０Ｂは、端子電極２２Ｆに接続される。更に、これら端子電極２２Ｄ及び２２Ｆ間には、積層体１２の外部で、スイッチ２６が接続されている。なお、上述した導体パターン１４Ａ〜１４Ｇ，１８Ａ〜１８Ｇとしては、例えばＡｇ，Ｎｉ，Ｃｕなどが用いられ、端子電極２２Ａ〜２２Ｆとしては、例えばＡｇ，Ｎｉ，Ｃｕ，導電性樹脂などが用いられるが、他の公知の各種の材料を利用するようにしてもよい。可変インダクタ１０を、以上のような構成にすることにより、メインインダクタ１４にスイッチ等の余分な負荷を設けることなく、インダクタンス値を変更することができる。

このように、実施例１によれば、次のような効果がある。
(1)積層体１２の内部に、その積層方向に沿って巻回したメインインダクタ１４と制御インダクタ１８を、隣接して対向配置することとしたので、結合度を向上させてインダクタンス値の可変量を大きくすることができる。
(2)メインインダクタ１４にスイッチ２６が直接接続されず、余分な負荷を設ける必要がないため、メインインダクタ１４のＱ値の劣化を抑制することができる。

次に、図２を参照しながら本発明の実施例２を説明する。図２(A)は、本実施例の可変インダクタのインダクタ配置を示す斜視図であり、図２(B)は前記(A)を矢印Ｆ２方向から見た側面図である。なお、上述した実施例１と同一ないし対応する構成要素には同一の符号を用いることとする（以下の実施例１についても同様）。前記実施例１では、メインインダクタ１４と制御インダクタ１８を、単に積層方向に対向配置したが、本実施例では、図２に示すように、メインインダクタと制御インダクタの分割形成した導体パターンを、交互に積層した構成となっている。

詳細に説明すると、メインインダクタ１４は、導体パターン１４Ａ〜１４Ｇが、積層体１２の積層方向に沿って巻回するように積層されており、これら導体パターン１４Ａ〜１４Ｇは、スルーホール１５Ａ〜１５Ｆによって接続されている。同様に、制御インダクタ１８は、導体パターン１８Ａ〜１８Ｇが、積層方向に沿って巻回するように積層されており、これら導体パターン１８Ａ〜１８Ｇは、スルーホール１９Ａ〜１９Ｆによって接続されている。そして、これらメインインダクタ１４の導体パターン１４Ａ〜１４Ｇと、制御インダクタ１８の導体パターン１８Ａ〜１８Ｇは、交互に積層される。図２に示す例では、積層体３２の上側から、導体パターン１４Ａ，１８Ａ，１４Ｂ，１８Ｂ，１４Ｃ，１８Ｃ，１４Ｄ，１８Ｄ，１４Ｅ，１８Ｅ，１４Ｆ，１８Ｆ，１４Ｇ，１８Ｇとなるように配置されている。

そして、メインインダクタ１４の端部１６Ａ及び１６Ｂは、それぞれ積層体３２の表面の端子電極２２Ａ及び２２Ｃに接続される。また、制御インダクタの端部２０Ａ及び２０Ｂは、それぞれ端子電極２２Ｄ及び２２Ｆに接続され、これら端子電極２２Ｄ及び２２Ｆ間には、前記実施例１と同様にスイッチ２６が接続される。本実施例の基本的作用・効果は、上述した実施例１と同様であるが、メインインダクタ１４の導体パターンと、制御インダクタ１８の導体パターンを交互に積層することとしたので、より結合度の向上を図ることができる。

次に、図３を参照しながら本発明の実施例３を説明する。図３(A)は、本実施例の可変インダクタのインダクタ配置を示す斜視図であり、図３(B)は前記(A)を矢印Ｆ３方向から見た側面図である。上述した実施例１及び２では、一つのメインインダクタに対して、一つの制御インダクタを設けた例であるが、本実施例は、一つのメインインダクタに対して３つの制御インダクタを設けたものである。図３に示すように、本実施例の可変インダクタ４０は、積層体４２内に、メインインダクタ４４と制御インダクタ４８，５４および６２が対向配置されている。また、積層体４２の表面には、前記メインインダクタ４４及び制御インダクタ４８，５４，６２の端部が接続される端子電極６０Ａ〜６０Ｈが適宜位置に形成されている。

前記メインインダクタ４４は、複数の導体パターン４４Ａ〜４４Ｆが、積層体４２の積層方向に沿って巻回するように積層されており、これら導体パターン４４Ａ〜４４Ｆは、スルーホール４６Ａ〜４６Ｅにより接続されている。そして、メインインダクタ４４の一方の端部（導体パターン４４Ａ側）は、端子電極６０Ａに接続され、他方の端部（導体パターン４４Ｆ側）は、端子電極６０Ｅに接続されている。一方、制御インダクタ４８は、導体パターン４８Ａ及び４８Ｂが、積層方向に沿って巻回するように積層されて、スルーホール５０により接続されている。前記導体パターン４８Ａ，４８Ｂは、前記メインインダクタ４４の導体パターン４４Ａを挟むように配置されている。そして、一方の端部（導体パターン４８Ａ側）が端子電極６０Ｄに接続され、他方の端部（導体パターン４８Ｂ側）は端子電極６０Ｈに接続されている。更に、これら端子電極６０Ｄ及び６０Ｆ間には、積層体４２の外部で、スイッチ６４Ａが接続されている。

また、制御インダクタ５４は、導体パターン５４Ａ〜５４Ｄが、積層方向に沿って巻回するように積層されており、スルーホール５６Ａ〜５６Ｃにより接続されている。前記導体パターン５４Ａ〜５４Ｄは、前記メインインダクタ４４の導体パターン４４Ｂ〜４４Ｆと交互になるように積層されている。そして、一方の端部（導体パターン５４Ａ側）が端子電極６０Ｇに接続され、他方の端部（導体パターン５４Ｄ側）が端子電極６０Ｆに接続されている。
更に、これら端子電極６０Ｆ及び６０Ｇ間には、積層体４２の外部で、スイッチ６４Ｂが接続されている。更に、制御インダクタ６２は、略Ｃ字形の１ターンに満たない単一層の導体パターン６２Ａにより構成されており、該導体パターン６２Ａは、前記メインインダクタ４４の導体パターン４４Ｆに対向するように、その下側に配置されている。そして、一方の端部が端子電極６０Ｂに接続され、他方の端部は、端子電極６０Ｃに接続されている。そして、これらの端子電極６０Ｂ及び６０Ｃ間には、積層体４２の外部で、スイッチ６４Ｃが接続されている。
なお、上述した導体パターン４４Ａ〜４４Ｆ，４８Ａ，４８Ｂ，５４Ａ〜５４Ｄ，６２Ａや、端子電極６０Ａ〜６０Ｈとしては、上述した実施例１と同様の材料が用いられる。本実施例の作用・効果は、基本的には上述した実施例２と同様であるが、３つの制御インダクタ４８，５４，６２をメインインダクタ４４の上部，中間部及び下部に重なるように配置することとしたので、メインインダクタ４４に対して異なる結合係数を得ることが可能となり、メインインダクタ４４のインダクタンス値を所望の値に変化させることが可能となる。また、制御インダクタ４８，５４及び６２のそれぞれの間にはメインインダクタ４４の導体パターン４４Ｂ及び４４Ｆが配置されるので、それぞれの制御用インダクタ間の相互作用が抑制され、メインインダクタ４４に対してそれぞれ独立して機能することができるという効果もある。

次に、図４を参照しながら本発明の実施例４を説明する。図４(A)は、本実施例の可変インダクタのインダクタ配置を示す斜視図であり、図４(B)は前記(A)を矢印Ｆ４方向から見た側面図である。上述した実施例３では、一つのメインインダクタに、上部，中間部，下部で重なるように３つの制御インダクタを設けたが、本実施例は、一つのメインインダクタの左右に重なるように２つの制御インダクタを配置した構成となっている。図４に示すように、本実施例の可変インダクタ７０は、積層体７２内に、メインインダクタ７４と、該メインインダクタ７４の一部と重なる２つの制御インダクタ８０及び８４が配置されている。また、積層体７２の表面には、前記メインインダクタ７４及び制御インダクタ８０及び８４の端部が接続される端子電極８８Ａ〜８８Ｈが適宜位置に形成されている。

前記メインインダクタ７４は、複数の導体パターン７４Ａ〜７４Ｅが、積層体７２の積層方向に沿って巻回するように積層されており、これら導体パターン７４Ａ〜７４Ｅは、スルーホール７６Ａ〜７６Ｄにより接続されている。そして、メインインダクタ７４の一方の端部（導体パターン７４Ａ側）は、端子電極８８Ｄに接続され、他方の端部（導体パターン７４Ｅ側）は、端子電極８８Ａに接続されている。一方、制御インダクタ８０は、導体パターン８０Ａ〜８０Ｅが、積層方向に沿って巻回するように積層されて、スルーホール８２Ａ〜８２Ｄにより接続されている。これら導体パターン８２Ａ〜８２Ｅは、メインインダクタ７４の一部（図示の例では左側）の導体パターン７４Ａ〜７４Ｅと交互に重なり合うように積層配置されている。そして、一方の端部（導体パターン８０Ａ側）が端子電極８８Ｅに接続され、他方の端部（導体パターン８０Ｅ側）は端子電極８８Ｆに接続されている。更に、これら端子電極８８Ｅ及び８８Ｆ間には、積層体７２の外部で、スイッチ８９Ａが接続されている。

また、制御インダクタ８４は、導体パターン８４Ａ〜８４Ｆが、積層方向に沿って巻回するように積層されており、スルーホール８６Ａ〜８６Ｅにより接続されている。前記導体パターン８４Ａ〜８４Ｆは、前記メインインダクタ７４の一部（図示の例では右側）の導体パターン７４Ａ〜７４Ｅと交互に重なり合うように積層配置されている。そして、一方の端部（導体パターン８４Ａ側）が端子電極８８Ｇに接続され、他方の端部（導体パターン８４Ｆ側）が端子電極８８Ｈに接続されている。更に、これら端子電極８８Ｇ及び８８Ｈ間には、積層体７２の外部で、スイッチ８９Ｂが接続されている。本実施例の作用・効果は、上述した実施例２と同様であるが、２つの制御インダクタ８０及び８４を、これらが積層方向で互いに重ならないようにメインインダクタ７４に対向配置することとしたので、制御インダクタ間の相互作用をより確実に抑制することができるとともに、インダクタの結合の大きさがその対向面積で決まるため、メインインダクタ７４のインダクタンス値の変化量の設計が容易になるという効果もある。また、スイッチ８９Ａ及び８９Ｂが接続される端子電極が隣接しているため、外部に接続するスイッチへの回路設計が容易になるという効果もある。

次に、図５を参照しながら本発明の実施例５を説明する。図５(A)は、本実施例の可変インダクタのインダクタ配置を示す斜視図であり、図５(B)は前記(A)を矢印Ｆ５方向から見た側面図である。上述した実施例４は、２つの制御インダクタを用いたものの、メインインダクタの巻回軸は一つであるが、本実施例は、メインインダクタが複数の巻回軸を備えた構成となっている。図５に示すように、本実施例の可変インダクタ９０は、積層体９１内に、３つのインダクタ部９４，９６，９８を備えたメインインダクタ９２と、前記各インダクタ部９４，９６,９８と導体パターンが交互に重なる３つの制御インダクタ１００，１０６，１１０が配置されている。また、積層体９１の表面には、前記メインインダクタ９２及び制御インダクタ１００，１０６，１１０の端部が接続される端子電極１１４Ａ〜１１４Ｈが適宜位置に形成されている。

前記メインインダクタ９２は、３つのインダクタ部９４，９６，９８によって構成されている。インダクタ部９４は、複数の導体パターン９４Ａ〜９４Ｅが、積層体９１の積層方向に沿って巻回するように積層されており、これら導体パターン９４Ａ〜９４Ｅは、スルーホール９５Ａ〜９５Ｄにより接続されている。同様に、インダクタ部９６は、複数の導体パターン９６Ａ〜９６Ｅがスルーホール９７Ａ〜９７Ｄにより接続され、インダクタ部９８は、複数の導体パターン９８Ａ〜９８Ｆがスルーホール９９Ａ〜９９Ｅにより接続されている。なお、前記インダクタ部９４と９６は、同一面上にある導体パターン９４Ｅ及び９６Ｅにより連続しており、インダクタ部９６と９８は、同一面上にある導体パターン９６Ａと９８Ａにより連続している。このようなメインインダクタ９２の一方の端部（導体パターン９４Ａ側）は、端子電極１１４Ａに接続され、他方の端部である導体パターン９８Ｆは、インダクタ部９４側まで延長されており、端子電極１１４Ｅに接続されている。

次に、制御インダクタ１００は、導体パターン１００Ａ〜１００Ｆが、積層方向に沿って巻回するように積層されて、スルーホール１０２Ａ〜１０２Ｅにより接続されている。また、導体パターン１００Ｆには、スルーホール１０２Ｆを介して導体パターン１００Ｇが接続されており、インダクタ部９６の下方まで延長されている。前記導体パターン１０２Ａ〜１０２Ｅは、メインインダクタ９２の一つ（図示の例では左側）のインダクタ部９４の導体パターン９４Ａ〜９４Ｅと交互に重なり合うように積層配置されている。そして、一方の端部（導体パターン１００Ａ側）が端子電極１１４Ｂに接続され、他方の端部（導体パターン１００Ｇ側）は端子電極１１４Ｃに接続されている。更に、これら端子電極１１４Ｂ及び１１４Ｃ間には、積層体９１の外部で、スイッチ１１６Ａが接続されている。

また、制御インダクタ１０６は、導体パターン１０６Ａ〜１０６Ｆが、積層方向に沿って巻回するように積層されて、スルーホール１０８Ａ〜１０８Ｅにより接続されている。これら導体パターン１０６Ａ〜１０６Ｆは、メインインダクタ９２の一つ（図示の例では中央）のインダクタ部９６の導体パターン９６Ａ〜９６Ｅと交互に重なり合うように積層配置されている。そして、一方の端部（導体パターン１０６Ａ側）が端子電極１１４Ｇに接続され、他方の端部（導体パターン１０６Ｆ側）は端子電極１１４Ｆに接続されている。更に、これら端子電極１１４Ｆ及び１１４Ｇ間には、積層体９１の外部で、スイッチ１１６Ｂが接続されている。

更に、制御インダクタ１１０は、導体パターン１１０Ａ〜１１０Ｆが、積層方向に沿って巻回するように積層されて、スルーホール１１２Ａ〜１１２Ｅにより接続されている。これら導体パターン１１０Ａ〜１１０Ｆは、メインインダクタ９２の一つ（図示の例では右側）のインダクタ部９８の導体パターン９８Ａ〜９８Ｆと交互に重なり合うように積層配置されている。そして、一方の端部（導体パターン１１０Ａ側）が端子電極１１４Ｄに接続され、他方の端部（導体パターン１１０Ｆ側）は端子電極１１４Ｈに接続されている。更に、これら端子電極１１４Ｄ及び１１４Ｈ間には、積層体９１の外部で、スイッチ１１６Ｃが接続されている。本実施例の作用・効果は、基本的には上述した実施例２と同様であるが、複数の巻回軸に沿ってメインインダクタ及び制御インダクタを巻回することとしたので、それぞれの制御インダクタ１００，１０６，１１０とメインインダクタ９２との結合度を容易に設計することができるという効果が得られる。

次に、図６を参照しながら本発明の実施例６を説明する。図６(A)は、本実施例の可変インダクタのインダクタ配置を示す斜視図であり、図６(B)は前記(A)を矢印Ｆ６方向から見た側面図である。上述した実施例５は、３つの巻回軸に沿ってメインインダクタと制御インダクタを巻回した例であるが、本実施例は、２つの巻回軸に沿ってメインインダクタ及び制御インダクタを配置した例である。図６に示すように、本実施例の可変インダクタ１２０は、積層体１２１内に、２つのインダクタ部１２４及び１２８を備えたメインインダクタ１２２と、前記各インダクタ部１２４及び１２８と導体パターンが交互に重なる２つの制御インダクタ１３２，１３６が配置されている。また、積層体１２１の表面には、前記メインインダクタ１２２及び制御インダクタ１３２，１３６の端部が接続される端子電極１４０Ａ〜１４０Ｈが適宜位置に形成されている。

前記メインインダクタ１２２は、２つのインダクタ部１２４，１２８によって構成されている。インダクタ部１２４は、複数の導体パターン１２４Ａ〜１２４Ｅが、積層体１２１の積層方向に沿って巻回するように積層されており、これら導体パターン１２４Ａ〜１２４Ｅは、スルーホール１２６Ａ〜１２６Ｄにより接続されている。同様に、インダクタ部１２８は、複数の導体パターン１２８Ａ〜１２８Ｅがスルーホール１３０Ａ〜１３０Ｄにより接続されている。なお、前記インダクタ部１２４と１２８は、同一面上にある導体パターン１２４Ａ及び１２８Ａにより連続している。このようなメインインダクタ１２２の一方の端部（導体パターン１２４Ｅ側）は、端子電極１４０Ａに接続され、他方の端部（導体パターン１２８Ｅ側）は、端子電極１４０Ｄに接続されている。

次に、制御インダクタ１３２は、導体パターン１３２Ａ〜１３２Ｆが、積層方向に沿って巻回するように積層されて、スルーホール１３４Ａ〜１３４Ｅにより接続されている。前記導体パターン１３２Ａ〜１３２Ｆは、メインインダクタ１２２の一つ（図示の例では左側）のインダクタ部１２４の導体パターン１２４Ａ〜１２４Ｅと交互に重なり合うように積層配置されている。そして、一方の端部（導体パターン１３２Ａ側）が端子電極１４０Ｅに接続され、他方の端部（導体パターン１３２Ｆ側）は端子電極１４０Ｆに接続されている。更に、これら端子電極１４０Ｅ及び１４０Ｆの間には、積層体１２１の外部で、スイッチ１４２Ａが接続されている。

また、制御インダクタ１３６は、導体パターン１３６Ａ〜１３６Ｆが、積層方向に沿って巻回するように積層されて、スルーホール１３８Ａ〜１３８Ｅにより接続されている。これら導体パターン１３６Ａ〜１３６Ｆは、メインインダクタ１２２の一つ（図示の例では右側）のインダクタ部１２８の導体パターン１２８Ａ〜１２８Ｅと交互に重なり合うように積層配置されている。そして、一方の端部（導体パターン１３６Ａ側）が端子電極１４０Ｇに接続され、他方の端部（導体パターン１３６Ｆ側）は端子電極１４０Ｈに接続されている。更に、これら端子電極１４０Ｇ及び１４０Ｈ間には、積層体１２１の外部で、スイッチ１４２Ｂが接続されている。本実施例の作用・効果は、基本的には上述した実施例５と同様である。

次に、図７及び図８を参照しながら、本発明の実施例７を説明する。図７(A)は、本実施例の可変インダクタの積層体の分解斜視図，図７(B)は前記積層体の外観斜視図である。図８は、本実施例の可変インダクタの回路構成を示す図である。図８に示すように、本実施例の可変インダクタ１５０は、積層体１５２内で、一つのメインインダクタ１５４の上に、３つの制御インダクタ１６０，１６４，１６８が対向配置されており、各制御インダクタに、スイッチ１７６，１７７，１７８が接続された構成となっている。前記制御インダクタ１６０，１６４，１６８は、互いに重なることがないように配置されている。

前記積層体１５２は、図７(A)に示すように、絶縁層１５６Ａ〜１５６Ｅを積層したものである。絶縁層１５６Ａ〜１５６Ｃの表面には、導体パターン１５４Ａ〜１５４Ｃが形成されており、絶縁層１５６Ｂに設けられたスルーホール１５８Ｂと、絶縁層１５６Ｃに設けられたスルーホール１５８Ｃを介して、前記導体パターン１５４Ａ〜１５４Ｃが接続され、メインインダクタ１５４を構成している。また、絶縁層１５６Ｄには、導体パターン１６０Ａ，１６４Ａ，１６８Ａが形成されており、絶縁層１５６Ｅには、導体パターン１６０Ｂ，１６４Ｂ，１６８Ｂとともにスルーホール１６２，１６６，１７０が形成されている。

そして、前記導体パターン１６０Ａと１６０Ｂがスルーホール１６２で接続されて制御インダクタ１６０を構成する。同様に、導体パターン１６４Ａと１６４Ｂがスルーホール１６６で接続されて制御インダクタ１６４を構成し、導体パターン１６８Ａと１６８Ｂがスルーホール１７０で接続されて制御インダクタ１６８を構成している。また、前記絶縁層１５６Ａの下面や、絶縁層１５６Ｅの上面には、図示しない他の絶縁層が積層される。なお、絶縁層１５６Ａ〜１５６Ｅとしては、例えば、Ｎｉ−Ｚｎ−Ｃｕ系フェライト、アルミナセラミックス、ＭｇＯ−ＣａＯ−ＳｉＯ_２系誘電体セラミックスなどが用いられる。

以上のようにして構成された積層体１５２の表面には、端子電極１７２Ａ〜１７２Ｈが設けられ、メインインダクタ１５４の両端は、端子電極１７２Ａ及び１７２Ｅに接続される。制御インダクタ１６０の両端は、端子電極１７４Ｂ及び１７２Ｆに接続され、制御インダクタ１６４の両端は、端子電極１７２Ｃ及び１７２Ｇに接続され、制御インダクタ１６８の両端は、端子電極１７２Ｄ及び１７２Ｈに接続される。前記端子電極１７２Ｂ及び１７２Ｆ間には、図８に示すスイッチ１７６が接続され、端子電極１７２Ｃ及び１７２Ｇ間には、スイッチ１７７が接続され、端子電極１７２Ｄ及び１７２Ｈ間には、スイッチ１７８が接続される。

このような構成の可変インダクタ１５０では、３つのスイッチ１７６，１７７，１７８のＯＮ／ＯＦＦの組み合わせにより、８段階の切り替えが可能となっている。また、図示の例では、３つの制御インダクタを設けているが、結合の異なる複数の制御インダクタを設け、それを切り替えることにより、複数の値の可変インダクタとすることができる。ｎ個の制御インダクタを利用すると仮定した場合、メインインダクタと複数の制御インダクタのそれぞれとの間の結合係数の比を、およそ２の階乗（１：２：４：８・・・２^ｎ）となるようにすると、ｎビットの可変インダクタを実現することができる。他の作用・効果は、上述した実施例１と同様である。

次に、図９を参照しながら、本発明の実施例８について説明する。図９(A)は本実施例の外観斜視図，図９(B)はインダクタ配置を示す斜視図である。本実施例の可変インダクタ１８０の積層体１８２の内側のインダクタ配置は、上述した実施例５と同様となっている。すなわち、３つの巻回軸に沿ってそれぞれ巻回したインダクタ部９４，９６，９８からなるメインインダクタ９２と、これらインダクタ部９４，９６，９８と導体パターンが交互になるように積層された制御インダクタ１００，１０６，１１０を備えている。本実施例では、積層体１８２の側面ではなく、上面に８つの端子電極１８４Ａ〜１８４Ｈが設けられている。そして、端子電極１８４Ｂと１８４Ｃの間にスイッチ１１６Ａが接続され、端子電極１８４Ｆと１８４Ｇの間にスイッチ１１６Ｂが接続されている。また、スイッチ１１６Ｃは、前記端子電極１８４Ｄ及び１８４Ｈに接続された引出部１８６Ａ及び１８６Ｂの間に接続されている。

このほか、前記端子電極１８４Ｃと導体パターン１００Ｇの端部との間には、コンデンサ１８８Ａが設けられている。同様に、端子電極１８４Ｆと導体パターン１０６Ｆの端部の間にはコンデンサ１８８Ｂが設けられ、端子電極１８４Ｈと導体パターン１１０Ｆの間にはコンデンサ１８８Ｃが設けられている。すなわち、本実施例では、コンデンサ１８８Ａ〜１８８Ｃが、積層体１８２の内側に内蔵された構成となっている。従って、本実施例の可変インダクタ１８０の外観を見ると、図９(A)に示すように、積層体１８２の表面には、端子電極１８４Ａ〜１８４Ｈ，引出部１８６Ａ及び１８６Ｂ，スイッチ１１６Ａ〜１１６Ｃのみが見えるようになっている。本実施例の基本的効果は、上述した実施例５と同様であるが、コンデンサを内蔵させることができるため、周辺回路を小型化するとともに、スイッチング回路の部品点数を削減できるという効果も得られる。

次に、図１０を参照しながら、本発明の実施例９について説明する。図１０は、本実施例の回路構成を示す図である。まず、図１０(A)に示す可変インダクタ２００は、積層体２０２の内側に、メインインダクタ２０４と、それに対向する２つの制御インダクタ２０６及び２０８が設けられた構成となっている。そして、制御インダクタ２０６は、端部が端子電極２１０Ａ及び２１０Ｂに接続され、他方の制御インダクタ２０８は、端部が端子電極２１０Ｂ及び２１０Ｃに接続されている。すなわち、制御インダクタ２０６及び２０８は、それぞれ一方の端部が、共通の端子電極２１０Ｂに接続された構成となっている。そして、端子電極２１０Ａ及び２１０Ｂ間にはスイッチ２１２が接続され、端子電極２１０Ｂ及び２１０Ｃ間には、スイッチ２１４が接続されている。

次に、図１０(B)に示す可変インダクタ２００Ａは、制御インダクタ２０６及び２０８と端子電極との接続は、前記図１０(A)に示した例と同様であるが、スイッチの接続構成が異なっており、スイッチ２１４は、端子電極２１０Ａと２１０Ｃ間に接続されている。更に、図１０(C)に示す可変インダクタ２００Ｂは、前記図１０(A)に示す例と同様の接続形態であるが、スイッチ２１２及び２１４の代わりに、ＰＩＮダイオード２１６が端子電極２１０Ａ及び２１０Ｂ間に、また、ＰＩＮダイオード２１８が端子電極２１０Ｂ及び２１０Ｃ間に、カップリングコンデンサ２１７を介してそれぞれ接続されている。

また、図１０(D)に示す可変インダクタ２２０は、積層体２２２の内側に、メインインダクタ２２４と、それに対向する３つの制御インダクタ２２６，２２８，２３０が設けられた構成となっている。これら制御インダクタ２２６〜２３０は、積層体２２２の積層方向（図示の例では左右方向）に重ねて配置されている。そして、制御インダクタ２２６は、端部が端子電極２３２Ａ及び２３２Ｂに接続され、制御インダクタ２２８は、端部が端子電極２３２Ａ及び２３２Ｃに接続され、制御インダクタ２３０は、端部が端子電極２３２Ａ及び２３２Ｄに接続されている。すなわち、制御インダクタ２２６〜２３０は、それぞれ一方の端部が、共通の端子電極２３２Ａに接続された構成となっている。そして、端子電極２３２Ａ及び２３２Ｂ間には、スイッチ２３４が接続され、端子電極２３２Ａ及び２３２Ｃ間には、スイッチ２３６が接続され、端子電極２３２Ａ及び２３２Ｄ間には、スイッチ２３８が接続されている。このように、共通の端子電極を用いることにより、上述した実施例の効果に加えて、端子数を大幅に削減できるので、可変インダクタ２２０を小型化できるという効果が得られる。

次に、図１１を参照しながら本発明の実施例１１を説明する。図１１(A)はインダクタ配置を示す斜視図，図１１(B)は前記(A)を矢印Ｆ１１方向から見た側面図，図１１(C)は等価回路，図１１(D)はスイッチを含む回路である。上述した実施例９は、複数の制御インダクタのそれぞれ一つの端部が、共通の端子電極を利用した例であるが、本実施例は、メインインダクタと制御インダクタが、共通の端子電極に接続される例である。図１１に示すように、可変インダクタ２５０は、積層体２５２とスイッチ２６４を備えている。前記積層体２５２内には、メインインダクタ２５４と制御インダクタ２５８が隣接して対向配置された構成となっている。また、積層体２５２の表面には、前記メインインダクタ２５４及び２５８の端部が接続される端子電極２６２Ａ〜２６２Ｆが適宜位置に形成されている。

前記メインインダクタ２５４は、複数の導体パターン２５４Ａ〜２５４Ｅが、積層体２５２の積層方向に沿って巻回するように積層されており、これら導体パターン２５４Ａ〜２５４Ｅは、スルーホール２５６Ａ〜２５６Ｄによって接続されている。そして、一方の端部（導体パターン２５４Ａ側）は、積層体２５２の表面の端子電極２６２Ａに接続され、他方の端部（導体パターン２５４Ｅ側）は、端子電極２６２Ｄに接続されている。同様に、制御インダクタ２５８も、複数の導体パターン２５８Ａ〜２５８Ｅが積層方向に沿って巻回するように積層されており、これら導体パターン２５８Ａ〜２５８Ｅは、スルーホール２６０Ｂ〜２６０Ｅによって接続されている。また、前記導体パターン２５８Ａは、スルーホール２６０Ａによって、前記メインインダクタ２５４の導体パターン２５４Ｅに接続されている。そして、制御インダクタ２５８の一方の端部（導体パターン２５８Ｅ側）は端子電極２６２Ｆに接続され、他方の端部はメインインダクタ２５４の導体パターン２５４Ｅを介して端子電極２６２Ｄに接続される。更に、これら端子電極２６２Ｄ及び２６２Ｆの間には、積層体２５２の外部で、スイッチ２６４が接続されている。本実施例のように、メインインダクタと制御インダクタの端部を共通の端子電極に接続するようにしても、上述した実施例１と同様の効果が得られる。

なお、本発明は、上述した実施例に限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々変更を加え得ることができる。例えば、以下のものも含まれる。
(1)前記実施例に示した材料，寸法は一例であり、必要に応じて適宜変更してよい。
(2)前記実施例に示した導体パターン，端子電極の形状は一例であり、同様の効果を奏するように適宜変更可能である。
(3)メインインダクタに対向配置する制御インダクタの数や、巻回軸の数も一例であり、必要に応じて適宜増減してよい。また、メインインダクタに対向するようであれば、制御インダクタの配置も適宜変更可能である。
(4)メインインダクタや制御インダクタのターン数も一例であり、必要に応じて適宜変更してよい。例えば、制御インダクタは、３／４ターン程度であっても、上述した実施例と同様の効果が得られる。
(5)本発明の可変インダクタは、例えば、アンテナ装置などが好適な利用例であるが、他の公知の各種の電子機器に適用可能である。

本発明によれば、積層体内部に積層方向に沿って巻回された主コイル導体に対して、調整用コイル導体を積層体内で対向配置し、各コイル導体の端部を積層体表面の端子電極に接続するとともに、前記調整用コイル導体端部に接続する一対の端子電極間に、積層体外部でスイッチ素子を接続することとした。このため、可変インダクタの用途に適用できる。特に、アンテナ装置などに用いられる可変インダクタの用途に好適である。

本発明の実施例１を示す図であり、(A)はコイルの配置を示す斜視図，(B)は前記(A)を矢印Ｆ１方向から見た側面図である。 本発明の実施例２を示す図であり、(A)はコイルの配置を示す斜視図，(B)は前記(A)を矢印Ｆ２方向から見た側面図である。 本発明の実施例３を示す図であり、(A)はコイルの配置を示す斜視図，(B)は前記(A)を矢印Ｆ３方向から見た側面図である。 本発明の実施例４を示す図であり、(A)はコイルの配置を示す斜視図，(B)は前記(A)を矢印Ｆ４方向から見た側面図である。 本発明の実施例５を示す図であり、(A)はコイルの配置を示す斜視図，(B)は前記(A)を矢印Ｆ５方向から見た側面図である。 本発明の実施例６を示す図であり、(A)はコイルの配置を示す斜視図，(B)は前記(A)を矢印Ｆ６方向から見た側面図である。 本発明の実施例７を示す図であり、(A)は分解斜視図，(B)は外観斜視図である。 前記実施例７の回路構成を示す図である。 本発明の実施例８を示す図であり、(A)は外観斜視図，(B)はインダクタの配置を示す斜視図である。 本発明の実施例９の回路構成を示す図である。 本発明の実施例１０を示す図であり、(A)はインダクタの配置を示す斜視図，(B)は前記(A)を矢印Ｆ１１方向からみた側面図，(C)及び(D)は回路図である。

符号の説明

１０：可変インダクタ
１２：積層体
１４：メインインダクタ（主コイル）
１４Ａ〜１４Ｇ，１８Ａ〜１８Ｇ：導体パターン
１５Ａ〜１５Ｆ，１９Ａ〜１９Ｆ：スルーホール
１６Ａ，１６Ｂ，２０Ａ，２０Ｂ：端部
１８：制御インダクタ（調整用コイル）
２２Ａ〜２２Ｆ：端子電極
２４：シールド層
２６：スイッチ
３０：可変インダクタ
３２：積層体
４０：可変インダクタ
４２：積層体
４４：メインインダクタ
４４Ａ〜４４Ｆ，４８Ａ，４８Ｂ，５４Ａ〜５４Ｄ，６２Ａ：導体パターン
４６Ａ〜４６Ｅ，５０，５６Ａ〜５６Ｃ：スルーホール
４８，５４，６２：制御インダクタ
６０Ａ〜６０Ｈ：端子電極
６４Ａ，６４Ｂ，６４Ｃ：スイッチ
７０：可変インダクタ
７２：積層体
７４：メインインダクタ
７４Ａ〜７４Ｅ，８０Ａ〜８０Ｅ，８４Ａ〜８４Ｆ：導体パターン
７６Ａ〜７６Ｄ，８２Ａ〜８２Ｄ，８６Ａ〜８６Ｅ：スルーホール
８０，８４：制御インダクタ
８８Ａ〜８８Ｈ：端子電極
８９Ａ，８９Ｂ：スイッチ
９０：可変インダクタ
９１：積層体
９２：メインインダクタ
９４，９６，９８：インダクタ部
９４Ａ〜９４Ｅ，９６Ａ〜９６Ｅ，９８Ａ〜９８Ｆ，１００Ａ〜１００Ｆ，１０６Ａ〜１０６Ｆ，１１０Ａ〜１１０Ｆ：導体パターン
９５Ａ〜９５Ｄ，９７Ａ〜９７Ｄ，９９Ａ〜９９Ｅ，１０２Ａ〜１０２Ｆ，１０８Ａ〜１０８Ｅ，１１２Ａ〜１１２Ｅ：スルーホール
１００，１０６，１１０：制御インダクタ
１１４Ａ〜１１４Ｈ：端子電極
１１６Ａ〜１１６Ｃ：スイッチ
１２０：可変インダクタ
１２１：積層体
１２２：メインインダクタ
１２４，１２８：インダクタ部
１２４Ａ〜１２４Ｅ，１２８Ａ〜１２８Ｅ，１３２Ａ〜１３２Ｅ，１３６Ａ〜１３６Ｅ：導体パターン
１２６Ａ〜１２６Ｄ，１３０Ａ〜１３０Ｄ，１３４Ａ〜１３４Ｅ，１３８Ａ〜１３８Ｅ：スルーホール
１３２，１３６：制御インダクタ
１４０Ａ〜１４０Ｈ：端子電極
１４２Ａ，１４２Ｂ：スイッチ
１５０：可変インダクタ
１５２：積層体
１５４：メインインダクタ
１５４Ａ〜１５４Ｃ，１６０Ａ，１６０Ｂ，１６４Ａ，１６４Ｂ，１６８Ａ，１６８Ｂ：導体パターン
１５６Ａ〜１５６Ｅ：絶縁層
１５８Ｂ，１６２，１６６，１７０：スルーホール
１６０，１６４，１６８：制御インダクタ
１７２Ａ〜１７２Ｈ：端子電極
１７６，１７７，１７８：スイッチ
１８０：可変インダクタ
１８２：積層体
１８４Ａ〜１８４Ｈ：端子電極
１８６Ａ，１８６Ｂ：引出部
１８８Ａ〜１８８Ｃ：コンデンサ
２００，２００Ａ，２００Ｂ：可変インダクタ
２０２：積層体
２０４：メインインダクタ
２０６，２０８：制御インダクタ
２１０Ａ〜２１０Ｃ：端子電極
２１２，２１４：スイッチ
２１６，２１８：ＰＩＮダイオード
２１７：カップリングコンデンサ
２２０：可変インダクタ
２２２：積層体
２２４：メインインダクタ
２２６，２２８，２３０：制御インダクタ
２３２Ａ〜２３２Ｄ：端子電極
２３４，２３６，２３８：スイッチ
２５０：可変インダクタ
２５２：積層体
２５４：メインインダクタ
２５４Ａ〜２５４Ｅ，２５８Ａ〜２５８Ｅ：導体パターン
２５６Ａ〜２５６Ｄ，２６０Ａ〜２６０Ｅ：スルーホール
２５８：制御インダクタ
２６２Ａ〜２６２Ｆ：端子電極
２６４：スイッチ

Claims (15)

1. 積層体の内部に積層方向に沿って巻回された主コイル導体と、
   該主コイル導体と対向するように前記積層体の内部に配置された調整用コイル導体と、
   前記積層体表面に設けられており、前記各コイル導体の端部が接続される端子電極と、
   前記調整用コイル導体の端部が接続された一対の端子電極間に、前記積層体の外部で接続されたスイッチ素子と、
   を備えたことを特徴とする可変インダクタ。
2. 前記調整用コイル導体が、前記積層体の内部に積層方向に沿って１ターン以上巻回されたものであることを特徴とする請求項１記載の可変インダクタ。
3. 前記主コイル導体と前記調整用コイル導体とが、前記積層体内で積層方向に隣接して配置されたことを特徴とする請求項１記載の可変インダクタ。
4. 前記積層体内に、前記調整用コイル導体を複数組備えるとともに、該複数組の調整用コイル導体が、前記主コイル導体を挟むように配置されたことを特徴とする請求項１記載の可変インダクタ。
5. 前記積層体内において、前記調整用コイル導体の周回軌跡と前記主コイル導体の周回軌跡の一部とが、積層方向で重なるように配置されたことを特徴とする請求項１記載の可変インダクタ。
6. 前記積層体内に、前記調整用コイル導体を複数組備えたことを特徴とする請求項５記載の可変インダクタ。
7. 前記積層体内において、前記複数組の調整用コイル導体が、前記積層体の積層方向で互いに重ならないように配置されていることを特徴とする請求項６記載の可変インダクタ。
8. 前記主コイル導体及び前記調整用コイル導体の少なくとも一方が、異なる複数の巻回軸を備えており、該各巻回軸の周りに分割して巻回されていることを特徴とする請求項１記載の可変インダクタ。
9. 前記複数組の調整用コイル導体にそれぞれ対応する複数のスイッチ素子を備えるとともに、該複数のスイッチ素子が、前記各調整用コイル導体の開放端部間に、それぞれ個別に接続されていることを特徴とする請求項４又は７記載の可変インダクタ。
10. 前記各調整用コイル導体の開放端部が接続された一対の端子電極は、他の調整用コイル導体に接続される他の端子電極を間に挟まないように隣接配置されていることを特徴とする請求項９記載の可変インダクタ。
11. 前記積層体の内部であって、前記調整用コイル導体の一方の端部と、前記端子電極との間に、コンデンサを接続したことを特徴とする請求項１記載の可変インダクタ。
12. 前記主コイル導体と前記複数組の調整用コイル導体のそれぞれとの間の結合係数の比が、前記調整用コイルをｎ個とした場合に、およそ１：２：２^２：・・・・２^ｎの比で構成されていることを特徴とする請求項６記載の可変インダクタ。
13. 前記複数組の調整用コイル導体のそれぞれ一端が、前記積層体表面の共通の端子電極に接続されていることを特徴とする請求項６記載の可変インダクタ。
14. 前記主コイル導体と前記調整コイル導体とがそれぞれ前記積層体内で積層方向に分割形成されており、前記分割形成した主コイル導体と調整用コイル導体とが、前記積層体内で交互に積層されていることを特徴とする請求項１記載の可変インダクタ。
15. 請求項１〜８のいずれかに記載の可変インダクタが整合回路に用いられていることを特徴とするアンテナ装置。
    
    

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