JP2007080923A - 半導体パッケージの形成方法及び半導体パッケージを形成するための金型 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 83
- 238000000034 method Methods 0.000 title claims abstract description 34
- 239000011347 resin Substances 0.000 claims abstract description 35
- 229920005989 resin Polymers 0.000 claims abstract description 35
- 238000000465 moulding Methods 0.000 claims abstract description 15
- 239000002184 metal Substances 0.000 claims description 17
- 238000007789 sealing Methods 0.000 abstract description 24
- 238000007796 conventional method Methods 0.000 description 11
- 230000013011 mating Effects 0.000 description 3
- 235000014443 Pyrus communis Nutrition 0.000 description 2
- 239000000853 adhesive Substances 0.000 description 2
- 230000001070 adhesive effect Effects 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000005520 cutting process Methods 0.000 description 2
- 238000010330 laser marking Methods 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- 238000007493 shaping process Methods 0.000 description 2
- 238000005266 casting Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 239000004744 fabric Substances 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
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- H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
- H01L21/67005—Apparatus not specifically provided for elsewhere
- H01L21/67011—Apparatus for manufacture or treatment
- H01L21/67126—Apparatus for sealing, encapsulating, glassing, decapsulating or the like
-
- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
- H01L21/565—Moulds
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/3201—Structure
- H01L2224/32012—Structure relative to the bonding area, e.g. bond pad
- H01L2224/32014—Structure relative to the bonding area, e.g. bond pad the layer connector being smaller than the bonding area, e.g. bond pad
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
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- Engineering & Computer Science (AREA)
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Abstract
【解決手段】樹脂封止に用いるイジェクタピン21を有する金型20において、型取り用鏡面23を有するイジェクタピンの先端面を、型取り用梨地22の山と谷との間に位置させ、イジェクタピンを金型に固定する。これにより、梨地、および梨地で画成された1ピンの位置を表示するための鏡面は同一平面に形成され、1ピンの位置表示部分において、ボンディングワイヤ13とパッケージ表面との間隔を大きく確保できる。
【選択図】図5
Description
型技術協会編/中川威雄編、「型技術便覧」、日本、日刊工業新聞、1989年9月20日発行、P.88-95
第1の実施の形態では、表面が、梨地で画成された1ピンの位置を表示するための鏡面を有する、半導体パッケージの形成方法について説明する。この形成方法は、第1工程から第3工程までを含んでいる。以下、第1工程から順に各工程につき説明する。
第2の実施の形態では、表面が梨地で画成された、任意のマークの形の鏡面を有する、半導体パッケージの形成方法について説明する。この形成方法は、第1工程から第4工程までを含んでいる。以下、第1工程から順に各工程につき説明する。
11:ICチップ
12:リード
12a:ICチップ搭載部
12b:リード部
13:ボンディングワイヤ
14:接着剤
20、60:金型
20a、60a:金型上部
20b、60b:金型下部
20aa、60aa:キャビティ上面
20ab、60ab:金型上部の内側壁面
20ba、60ba:金型下部の内側平坦面
20bb、60bb:金型下部の内側壁面
21:イジェクタピン
21a:つば部
21b:芯部
22:型取り用梨地
23、71:型取り用鏡面
24:キャビティ
25:イジェクタピンを挿入する貫通孔
31:プレート
41:予備ピン
42:予備ピンを挿入する貫通孔
51:樹脂
101:1ピンの位置を表示するための鏡面
102:梨地
111:1ピンの位置表示部分
121:任意のマークの形の鏡面
131:任意のマークの形の捺印
Claims (14)
- ICチップと、リードと、該ICチップおよび該リードを結線するボンディングワイヤとを有する被樹脂封止構造体と、
型取り用梨地が形成されたキャビティ上面を有する金型であって、該金型に挿入されて型取り用鏡面である先端面が、前記キャビティに露出するイジェクタピンを有する金型と
を用意する第1工程と、
前記先端面を、前記型取り用梨地の山と谷との間に位置させて、前記イジェクタピンを前記金型に固定する第2工程と、
前記被樹脂封止構造体を、前記金型の前記キャビティに収めて樹脂封止する第3工程と
を有することを特徴とする半導体パッケージの形成方法。 - 前記イジェクタピンが、前記ボンディングワイヤの直上となる位置に存在することを特徴とする請求項1に記載の半導体パッケージの形成方法。
- 前記キャビティ内に、前記金型を貫通して突出可能な予備ピンを設け、該予備ピンを用いて、前記半導体パッケージを前記金型から離型させることを特徴とする請求項1または2に記載の半導体パッケージの形成方法。
- ICチップと、リードと、該ICチップおよび該リードを結線するボンディングワイヤとを有する被樹脂封止構造体と、
先端面に型取り用梨地によって画成された、任意のマークの形の型取り用鏡面を有するイジェクタピンと
を用意する第1工程と、
キャビティ上面および前記イジェクタピンの先端面を同一面位置として、該イジェクタピンを金型に挿入させて固定する第2工程と、
前記キャビティ上面に型取り用梨地を形成する第3工程と、
前記被樹脂封止構造体を、前記金型のキャビティに収めて樹脂封止する第4工程と
を有することを特徴とする半導体パッケージの形成方法。 - 前記イジェクタピンが、前記ボンディングワイヤの直上となる位置に存在することを特徴とする請求項4に記載の半導体パッケージの形成方法。
- 前記キャビティ内に、前記金型を貫通して突出可能な予備ピンを設け、該予備ピンを用いて、前記半導体パッケージを前記金型から離型させることを特徴とする請求項4または5に記載の半導体パッケージの形成方法。
- 型取り用梨地が形成されたキャビティ上面を有する金型であって、
型取り用鏡面である先端面が、前記型取り用梨地の山と谷との間の位置に固定され、前記キャビティに露出するように前記金型に挿入されたイジェクタピンを備えることを特徴とする半導体パッケージを形成するための金型。 - 前記イジェクタピンが、ボンディングワイヤの直上となる位置に存在することを特徴とする請求項7に記載の半導体パッケージを形成するための金型。
- 前記キャビティ内に、前記金型を貫通して突出可能な予備ピンを備えることを特徴とする請求項7または8に記載の半導体パッケージを形成するための金型。
- 前記予備ピンを、前記ボンディングワイヤの直上から離れた位置に設けることを特徴とする請求項9に記載の半導体パッケージを形成するための金型。
- キャビティとイジェクタピンを有する金型であって、
前記イジェクタピンの先端面に、前記キャビティ上面および前記先端面にわたって形成された型取り用梨地によって画成された、任意のマークの型取り用鏡面を備えることを特徴とする、半導体パッケージを形成するための金型。 - 前記イジェクタピンが、ボンディングワイヤの直上となる位置に存在することを特徴とする請求項11に記載の半導体パッケージを形成するための金型。
- 前記キャビティ内に、前記金型を貫通して突出可能な予備ピンを備えることを特徴とする請求項11または12に記載の半導体パッケージを形成するための金型。
- 前記予備ピンを、前記ボンディングワイヤの直上から離れた位置に設けることを特徴とする請求項13に記載の半導体パッケージを形成するための金型。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005263516A JP2007080923A (ja) | 2005-09-12 | 2005-09-12 | 半導体パッケージの形成方法及び半導体パッケージを形成するための金型 |
US11/505,920 US7407832B2 (en) | 2005-09-12 | 2006-08-18 | Method for manufacturing semiconductor package |
CNB2006101288539A CN100550330C (zh) | 2005-09-12 | 2006-08-31 | 半导体封装的形成方法以及用于形成半导体封装的金属模具 |
KR1020060083545A KR20070030123A (ko) | 2005-09-12 | 2006-08-31 | 반도체 패키지의 형성방법 및 반도체 패키지를 형성하기위한 금형 |
US12/170,803 US20090011061A1 (en) | 2005-09-12 | 2008-07-10 | Method for manufacturing semiconductor package |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005263516A JP2007080923A (ja) | 2005-09-12 | 2005-09-12 | 半導体パッケージの形成方法及び半導体パッケージを形成するための金型 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2007080923A true JP2007080923A (ja) | 2007-03-29 |
Family
ID=37855709
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005263516A Pending JP2007080923A (ja) | 2005-09-12 | 2005-09-12 | 半導体パッケージの形成方法及び半導体パッケージを形成するための金型 |
Country Status (4)
Country | Link |
---|---|
US (2) | US7407832B2 (ja) |
JP (1) | JP2007080923A (ja) |
KR (1) | KR20070030123A (ja) |
CN (1) | CN100550330C (ja) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN101958119B (zh) * | 2009-07-16 | 2012-02-29 | 中兴通讯股份有限公司 | 一种改进的离散余弦变换域音频丢帧补偿器和补偿方法 |
DE102014117353A1 (de) | 2014-11-26 | 2016-06-02 | Infineon Technologies Ag | Auswerferstift und Verfahren zum Herstellen desselben |
CN113865628B (zh) * | 2021-08-25 | 2024-05-07 | 浙江工业大学 | 一种传感器的封装装置及其方法 |
Family Cites Families (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0612909Y2 (ja) * | 1989-10-18 | 1994-04-06 | 富士写真フイルム株式会社 | 射出成形用金型 |
DE9406940U1 (de) * | 1994-04-26 | 1994-07-14 | Dme Normalien Gmbh, 74196 Neuenstadt | Werkzeug zum Formen oder Spritzen plastischer Massen und Formzubehör, insbesondere Auswerfeinrichtung oder Kernstifteinrichtung für ein derartiges Werkzeug |
JP3339602B2 (ja) * | 1994-06-03 | 2002-10-28 | ローム株式会社 | パワー用半導体装置の製造方法 |
US5817208A (en) * | 1995-08-04 | 1998-10-06 | Matsushita Electronics Corporation | Resin sealing die, resin-sealed-type semiconductor device and method of manufacturing the device |
MY114454A (en) * | 1996-03-14 | 2002-10-31 | Towa Corp | Method of sealing electronic component with molded resin |
FR2751263B1 (fr) * | 1996-07-16 | 1998-08-21 | Picco Bernard | Dispositif de marquage pour moule |
US6149420A (en) * | 1997-02-20 | 2000-11-21 | Samsung Electronics Co., Ltd. | Mold with indicia forming changeable core |
JPH1187565A (ja) | 1997-09-04 | 1999-03-30 | Nec Corp | 半導体装置 |
JP3540185B2 (ja) * | 1999-02-05 | 2004-07-07 | 株式会社三井ハイテック | 樹脂封止用金型 |
JP3644859B2 (ja) | 1999-12-02 | 2005-05-11 | 沖電気工業株式会社 | 半導体装置 |
JP3349133B2 (ja) * | 2000-04-07 | 2002-11-20 | エヌイーシートーキン株式会社 | チップ型コンデンサ及びその製造方法並びにモールド金型 |
KR100566496B1 (ko) * | 2001-12-07 | 2006-03-31 | 야마하 가부시키가이샤 | 반도체 장치 제조 장치 |
-
2005
- 2005-09-12 JP JP2005263516A patent/JP2007080923A/ja active Pending
-
2006
- 2006-08-18 US US11/505,920 patent/US7407832B2/en not_active Expired - Fee Related
- 2006-08-31 KR KR1020060083545A patent/KR20070030123A/ko not_active Application Discontinuation
- 2006-08-31 CN CNB2006101288539A patent/CN100550330C/zh not_active Expired - Fee Related
-
2008
- 2008-07-10 US US12/170,803 patent/US20090011061A1/en not_active Abandoned
Also Published As
Publication number | Publication date |
---|---|
CN100550330C (zh) | 2009-10-14 |
US7407832B2 (en) | 2008-08-05 |
US20090011061A1 (en) | 2009-01-08 |
KR20070030123A (ko) | 2007-03-15 |
CN1933118A (zh) | 2007-03-21 |
US20070059860A1 (en) | 2007-03-15 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20080305 |
|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20081203 |
|
RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20090210 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20091106 |
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A131 | Notification of reasons for refusal |
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A02 | Decision of refusal |
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