JP2007080923A - 半導体パッケージの形成方法及び半導体パッケージを形成するための金型 - Google Patents

半導体パッケージの形成方法及び半導体パッケージを形成するための金型 Download PDF

Info

Publication number
JP2007080923A
JP2007080923A JP2005263516A JP2005263516A JP2007080923A JP 2007080923 A JP2007080923 A JP 2007080923A JP 2005263516 A JP2005263516 A JP 2005263516A JP 2005263516 A JP2005263516 A JP 2005263516A JP 2007080923 A JP2007080923 A JP 2007080923A
Authority
JP
Japan
Prior art keywords
mold
semiconductor package
ejector pin
pin
cavity
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2005263516A
Other languages
English (en)
Inventor
Yasuki Ogawa
泰樹 小川
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Oki Electric Industry Co Ltd
Miyazaki Oki Electric Co Ltd
Original Assignee
Oki Electric Industry Co Ltd
Miyazaki Oki Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Oki Electric Industry Co Ltd, Miyazaki Oki Electric Co Ltd filed Critical Oki Electric Industry Co Ltd
Priority to JP2005263516A priority Critical patent/JP2007080923A/ja
Priority to US11/505,920 priority patent/US7407832B2/en
Priority to KR1020060083545A priority patent/KR20070030123A/ko
Priority to CNB2006101288539A priority patent/CN100550330C/zh
Publication of JP2007080923A publication Critical patent/JP2007080923A/ja
Priority to US12/170,803 priority patent/US20090011061A1/en
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67126—Apparatus for sealing, encapsulating, glassing, decapsulating or the like
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/565—Moulds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/3201—Structure
    • H01L2224/32012—Structure relative to the bonding area, e.g. bond pad
    • H01L2224/32014—Structure relative to the bonding area, e.g. bond pad the layer connector being smaller than the bonding area, e.g. bond pad
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item

Abstract

【目的】半導体パッケージの形成方法において、イジェクタピンを有する金型によって、パッケージ内部のボンディングワイヤが露出することなく、表面に１ピン位置表示のための鏡面を有する半導体パッケージを形成する。
【解決手段】樹脂封止に用いるイジェクタピン２１を有する金型２０において、型取り用鏡面２３を有するイジェクタピンの先端面を、型取り用梨地２２の山と谷との間に位置させ、イジェクタピンを金型に固定する。これにより、梨地、および梨地で画成された１ピンの位置を表示するための鏡面は同一平面に形成され、１ピンの位置表示部分において、ボンディングワイヤ１３とパッケージ表面との間隔を大きく確保できる。
【選択図】図５

Description

この発明は、半導体パッケージの形成方法に関し、特にイジェクタピンを有する金型によって、梨地である表面の一部に、この梨地によって画成された鏡面を有する半導体パッケージを形成する方法に関するものである。
通常の半導体パッケージは、ボンディングワイヤで結線されたICチップと、リードとからなる被樹脂封止構造体を、金型を用いて樹脂封止することにより形成される。
ここで、金型の表面は、離型性向上のためおよび標準的な外観として、通常、梨地となっている。
従来、モールド樹脂封止タイプである半導体パッケージの、１番ピンを認識するための１ピン表示としては、鏡面である凹状円形のイジェクタピン跡を利用している（非特許文献１）。このイジェクタピンは、モールド樹脂封止工程において、樹脂封止後に金型から半導体パッケージを離型することを目的として、金型に配置されている。このイジェクタピンを稼動することによって、梨地面にイジェクタピン跡が形成される。
この際、複数のイジェクタピン跡が存在する場合は、１ピンの意味として、他のイジェクタピン跡と区別できる形状、外観を施している。
この他に、パッケージ表面に１ピン表示を形成する方法として、プラズマ等のエッチングにより、金型に梨地を形成する段階において、１ピン表示位置にマスクをすることにより、金型の１ピン表示位置以外を梨地とする技術が知られている（特許文献１）。
また、樹脂封止後、金型から離型された半導体パッケージの表面には、製品名等の任意のマークの捺印が施される（特許文献２）。この特許文献２での捺印方法としては、捺印の処理スピードが速いことから、レーザーによるマークの捺印が主流となっている。
型技術協会編／中川威雄編、「型技術便覧」、日本、日刊工業新聞、1989年9月20日発行、P.88-95 特開平１１−８７５６５号公報 特開２００１−１６０６０４号公報
近年、樹脂封止型の半導体パッケージ、特にＩＣカードに用いられる半導体パッケージにおいては、薄型化／小型化が望まれており、半導体パッケージを封止する樹脂の厚さが薄くなる傾向にある。
しかし、前述のイジェクタピン跡は、半導体製品の取り付け高さに影響を与えることから、凸型にはできず、通常、凹型となる。
このため、半導体パッケージの薄型化に伴い、イジェクタピン跡の凹部と、パッケージ内部のボンディングワイヤとの間隔を確保しにくくなっている。この結果、樹脂形成時にボンディングワイヤが露出する恐れがあるという第１の課題がある。
また、一般にレーザー捺印は、樹脂表面を数十μｍ削ることにより行われる。このため、半導体パッケージの樹脂の厚さが薄くなると、このレーザー捺印で削られる樹脂の深さが無視できなくなる。樹脂表面を削ることにより、イジェクタピン跡と同じく、樹脂封止時に、ボンディングワイヤ等の被樹脂封止構造体が露出したり、外部から圧力が加えられたときに、捺印の場所から樹脂が割れてしまう恐れがあるという第２の課題がある。
さらに、鏡面は梨地に比べて劣化しやすいため、金型を繰り返し使用すると、鏡面部分だけが先に劣化する。ここで、前述した特許文献１に開示されている方法で用いられる金型は、梨地であるキャビティ上面に、直接１ピン位置の表示のための鏡面が形成される。このため、鏡面部分が劣化したとき、梨地部分が劣化していなくても金型本体をメンテナンス、または交換する必要がある。この結果、半導体パッケージを量産するとき、金型に掛かるコストが増大してしまうという第３の課題がある。
そこで、上述した第１の課題の解決を図るため、１ピンの位置を表示するための鏡面を有する半導体パッケージの形成方法の発明は、以下の第１工程から第３工程までの特徴を有している。
すなわち、第１工程では、ICチップと、リードと、ICチップおよびリードを結線するボンディングワイヤとを有する被樹脂封止構造体と、型取り用梨地が形成されたキャビティ上面を有する金型であって、金型に挿入されて型取り用鏡面である先端面が、キャビティに露出するイジェクタピンを有する金型とを用意する。
第２工程では、先端面を、型取り用梨地の山と谷との間に位置させて、イジェクタピンを金型に固定する。
第３工程では、被樹脂封止構造体を、金型のキャビティに収めて樹脂封止する。
また、第２の課題の解決を図るため、任意のマークの形の鏡面を有する半導体パッケージの形成方法の発明は、以下の第１工程から第４工程までの特徴を有している。
すなわち、第１工程では、ICチップと、リードと、ICチップおよびリードを結線するボンディングワイヤとを有する被樹脂封止構造体と、先端面に型取り用梨地によって画成された、任意のマークの形の型取り用鏡面を有するイジェクタピンとを用意する。
第２工程では、キャビティ上面およびイジェクタピンの先端面を同一面位置として、イジェクタピンを金型に挿入させて固定する。
第３工程では、キャビティ上面に型取り用梨地を形成する。
第４工程では、被樹脂封止構造体を、金型のキャビティに収めて樹脂封止する。
また、第３の課題の解決を図るため、上述の１ピンの位置を表示するための鏡面を有する半導体パッケージ、及び任意のマークの形の鏡面を有する半導体パッケージの形成方法において使用する金型は、以下のような特徴を有している。
すなわち、１ピンの位置を表示するための鏡面を有する半導体パッケージの形成に使用する金型は、型取り用梨地が形成されたキャビティ上面を有し、型取り用鏡面である先端面が、型取り用梨地の山と谷との間の位置に固定され、キャビティに露出するように金型に挿入されたイジェクタピンを備えている。
また、任意のマークの形の鏡面を有する半導体パッケージの形成に使用する金型は、キャビティとイジェクタピンを有し、イジェクタピンの先端面に、キャビティ上面および先端面にわたって形成された型取り用梨地によって画成された、任意のマークの型取り用鏡面を備えている。
請求項１に係る発明の半導体パッケージの形成方法によれば、第２工程において、イジェクタピンの先端面を、型取り用梨地の山と谷との間に位置させて、イジェクタピンを金型に固定するため、梨地、および梨地で画成された１ピンの位置を表示するための鏡面が同一平面に形成される。従って、請求項１に係る発明により形成された半導体パッケージは、従来の方法により形成された半導体パッケージに比べ、１ピンの位置表示部分において、ボンディングワイヤとパッケージ表面との間隔を大きく確保できる。このため、薄型／小型の半導体パッケージの場合でも、ボンディングワイヤが、パッケージ表面から露出する恐れが減少する。
また、請求項４に係る発明の半導体パッケージの形成方法によれば、第２工程において、キャビティ上面およびイジェクタピンの先端面を同一面位置として、イジェクタピンを金型に挿入させて固定するため、梨地、および梨地で画成された任意のマークの形の鏡面が同一平面に形成される。従って、請求項４に係る発明により形成された半導体パッケージは、従来の方法により形成された半導体パッケージに比べ、任意のマークの捺印部分において、パッケージ内の被樹脂封止構造体とパッケージ表面との間隔を大きく確保できる。このため、薄型／小型の半導体パッケージの場合でも、被樹脂封止構造体が、パッケージ表面から露出する恐れや、外部から圧力が加えられたときに、捺印部分から樹脂が割れてしまう恐れが減少する。
また、請求項７及び１１に係る発明の金型によれば、イジェクタピンに鏡面部分が形成されるため、鏡面部分が劣化したときは、イジェクタピンを交換するのみで、再び同じ金型を使用することができる。従って、金型を繰り返し使用する場合、特許文献１に記載の従来技術に比べ、より安価に半導体パッケージを量産することができる。
以下、図面を参照して、この発明にかかる半導体パッケージの形成方法について説明する。なお、各図は、この発明が理解できる程度に、各構成要素の形状、大きさ、および配置関係を概略的に示してあるに過ぎない。従って、この発明の構成は、何ら図示の構成例にのみ限定されるものではない。
〈第１の実施の形態〉
第１の実施の形態では、表面が、梨地で画成された１ピンの位置を表示するための鏡面を有する、半導体パッケージの形成方法について説明する。この形成方法は、第１工程から第３工程までを含んでいる。以下、第１工程から順に各工程につき説明する。
図１は、この発明の第１の実施の形態に係る第１工程で用意する、被樹脂封止構造体の断面図である。図２から図４は、この発明の第１の実施の形態に係る第１工程から第２工程において使用する金型の断面図であり、図５は、この発明の第１の実施の形態に係る第３工程における樹脂封止時の被樹脂封止構造体および金型の断面図である。
まず、従来周知の通り第１工程では、被樹脂封止構造体１０と金型とを用意する。被樹脂封止構造体１０は、リード１２のＩＣチップ搭載部１２ａ上に接着剤１４により接着されたＩＣチップ１１と、リード１２のリード部１２ｂとがボンディングワイヤ１３で結線されることで形成されている。ここで、ボンディングワイヤ１３はＩＣチップ１１より上側に湾曲して突出する形態で存在している（図１参照）。
また、第１工程で用意する金型の断面図を図２に示す。この金型２０は被樹脂封止構造体１０を樹脂封止するために用いられる。ここで、図中の金型２０は金型本体とイジェクタピン２１とを併せたものを表す。金型本体は金型上部２０ａと金型下部２０ｂとからなる。これら金型上部２０ａおよび金型下部２０ｂは、それぞれ、断面図がほぼコの字型をしていて、それぞれ相俟ってキャビティ２４を形成するためのキャビティ上面２０ａａ、内側平坦面２０ｂａと内側壁面２０ａｂ、２０ｂｂとを有している。これら金型上部２０ａと金型下部２０ｂとが合わさって内部に形成された、キャビティ２４に被樹脂封止構造体１０と封止樹脂を封じ込む。キャビティ上面２０ａａには型取り用梨地２２が形成されている。その他の内側壁面２０ａｂ、２０ｂｂおよび金型下部２０ｂの内側平坦面２０ｂａには、型取り用梨地は形成されていないが、所用に応じて梨地を形成してもよい。
この実施の形態の第２工程では、第１工程で用意した金型に挿入されたイジェクタピン２１を、金型上部２０ａに固定する（図３参照）。
金型上部２０ａには、ボンディングワイヤ１３の直上となる位置に、イジェクタピン２１がキャビティ２４に露出するように挿入されている。このイジェクタピン２１は、金型上部２０ａの外側からキャビティ２４側へと、金型上部２０ａに設けられている貫通孔２５を通して挿入されている。ここで、イジェクタピン２１の形状は、従来用いられるイジェクタピンとは異なる形状をしている。この発明で用いられるイジェクタピン２１は、皿型のつば部２１ａと、このつば部２１ａに垂直に一体化された棒型の芯部２１ｂとからなる断面がＴ字型の形状であり、芯部２１ｂのキャビティ側の先端面には型取り用鏡面２３が形成されている。イジェクタピン２１をＴ字型としておけば、イジェクタピン２１を金型上部２０ａに容易に固定させることができる。
このＴ字型のイジェクタピン２１のつば部２１ａを、金型上部２０ａの外側からプレート３１で押さえて固定する。このとき、型取り用鏡面２３が形成されたイジェクタピン２１の先端面が、金型上部２０ａのキャビティ上面２０ａａに形成された型取り用梨地２２と、同一平面になるように固定する。ここで同一平面とは、型取り用梨地２２の山と谷との中間の位置のことである。
次に、金型上部２０ａに予備ピン４１を挿入する（図４参照）。
第１工程および第２工程における金型２０の、ボンディングワイヤ１３の直上となる位置から離れた位置に、棒型の芯部のみからなる予備ピン４１を挿入する。この予備ピン４１は、従来のイジェクタピンと同様な形状をしたものでよく、この予備ピン４１を金型上部２０ａに設けた貫通孔４２を通して設ける。そこで、予備ピン４１は、樹脂封止後の半導体パッケージを、金型から離型するときに用いられるため、金型上部２０ａを貫通し突出できるように皿型のつば部を備えていない。予備ピン４１を用いて半導体パッケージの離型を行うのは、この発明に係る半導体パッケージの形成方法において、イジェクタピン２１を金型に固定してしまうため、このイジェクタピン２１は、本来のイジェクトする機能が失われているためである。また、予備ピン４１を形成する位置は、ボンディングワイヤ１３と接触する可能性が無い位置、すなわち、例えば金型上部２０ａの中央付近が好ましい。
次に、この実施の形態における第３工程では、被樹脂封止構造体１０を、第２工程までで形成された金型により樹脂封止する。
図５は第３工程の樹脂封止時における被樹脂封止構造体１０、および金型の断面図である。この第３工程によって、型取り用梨地２２と、型取り用鏡面２３とが樹脂５１に転写される。ここで、イジェクタピン２１は、型取り用鏡面２３を有する先端面が、型取り用梨地２２を有する金型上部２０ａのキャビティ上面２０ａａと同一平面になるように固定されている。従って、樹脂封止後の半導体パッケージ表面には、同一平面に、梨地で画成された１ピンの位置を表示するための鏡面が形成される。
ここで、この第１の実施の形態では、当然ながら、第１工程および第２工程のいずれか一方の工程を、他方の工程よりも先に行ってもよい。
また、第３工程における樹脂封止の後の半導体パッケージは、金型上部２０ａに形成された予備ピン４１を用いて、金型から離型される。
図１０は、第１の実施の形態により形成された、半導体パッケージの１ピンの位置表示部分を拡大した平面図、および断面図である。また、図１１は従来の技術である、イジェクタピン跡を利用した１ピンの位置表示部分を有する、半導体パッケージの１ピンの位置表示部分を拡大した平面図、および断面図である。
第１の実施の形態により形成された半導体パッケージは、梨地１０２、および梨地１０２で画成された１ピンの位置を表示するための鏡面１０１が同一平面に形成される。これに対し、従来の方法により形成された半導体パッケージは、１ピンの位置表示部分１１１が凹型に形成される。従って、第１の実施の形態により形成された半導体パッケージは、従来の方法により形成された半導体パッケージに比べ、１ピンの位置表示部分において、ボンディングワイヤとパッケージ表面との間隔Ｗ（Ｗ１＞Ｗ２）を大きく確保できる。このため、薄型／小型の半導体パッケージの場合でも、ボンディングワイヤが、パッケージ表面から露出する恐れが減少する。
また、鏡面は梨地に比べて劣化しやすいため、金型を繰り返し使用すると、鏡面部分だけが先に劣化するという第３の課題について、第１の実施の形態において用いた金型は、イジェクタピンに鏡面部分が形成されるため、鏡面部分が劣化したときは、イジェクタピンを交換するのみで、再び同じ金型を使用することができる。従って、金型を繰り返し使用する場合、特許文献１に記載の従来技術に比べ、より安価に半導体パッケージを量産することができる。
〈第２の実施の形態〉
第２の実施の形態では、表面が梨地で画成された、任意のマークの形の鏡面を有する、半導体パッケージの形成方法について説明する。この形成方法は、第１工程から第４工程までを含んでいる。以下、第１工程から順に各工程につき説明する。
図６から図８は、この発明の第２の実施の形態に係る第１工程から第３工程における金型、図９は、この発明の第２の実施の形態に係る第４工程における樹脂封止時の被樹脂封止構造体および金型の断面図である。
まず、この実施の形態における第１工程では、第１の実施の形態と同様な、ICチップ１１と、リード１２と、ICチップ１１およびリード１２を結線するボンディングワイヤ１３とを有する被樹脂封止構造体１０（図１参照）、及び先端面に型取り用梨地によって、任意のマークの形の型取り用鏡面が形成されたイジェクタピン２１（図１４参照）を用意する。
ここで、イジェクタピン２１の形状は、第１の実施の形態と同様につば部２１ａと芯部２１ｂとからなる断面がＴ字型の形状とする。また、イジェクタピン２１の先端面には、捺印する任意のマークを反転させた形の型取り用鏡面７１が、型取り用梨地２２に画成されて形成されている。
ここで、型取り用梨地２２は、プラズマエッチングにより、また、型取り用鏡面７１は、レーザーまたは放電によりそれぞれ形成される。
次に、第２工程において、金型にイジェクタピン２１を固定する。ここで、図６中の金型６０は金型本体とイジェクタピン２１とを併せたものを表す。金型本体は金型上部６０ａと金型下部６０ｂとからなる（図６参照）。
ここで、イジェクタピン２１は、第１の実施の形態と同様に、Ｔ字型のつば部２１ａを、金型上部６０ａの外側からプレート３１で押さえて金型上部６０ａの上面に固定する。このとき、イジェクタピン２１の先端面と、金型上部６０ａのキャビティ上面６０ａａとが同一面、すなわち、イジェクタピン２１の先端面に形成された型取り用梨地２２の山と谷との間に、キャビティ上面６０ａａが位置するようにする。また、このイジェクタピン２１の位置は、半導体パッケージ表面のどの位置にマークを施すかによって決まるが、ボンディングワイヤ１３の直上となる位置に存在していてもよい。
次に、図７を参照して、この実施の形態の第３工程を説明する。この工程において、キャビティ上面６０ａａに型取り用梨地２２が形成される。
この第３工程では、まず、第２工程において、金型上部６０ａに挿入されたイジェクタピン２１の先端面にマスクをする。その後、プラズマエッチングにより、キャビティ上面６０ａａに型取り用梨地２２を形成する。これにより、型取り用梨地２２を、キャビティ上面６０ａａ、およびイジェクタピン２１の先端面を同一平面とした面に形成することができ、更に、イジェクタピン２１の先端面に、型取り用梨地２２に画成された、任意のマークの形の型取り用鏡面７１を、同一平面として形成することができる。
ここで、第１の実施の形態と同様に、棒型の芯部のみからなる予備ピン４１を金型上部６０ａを貫通し突出できるように形成する（図８参照）。この予備ピン４１は、第１の実施の形態と同じく、樹脂封止後の半導体パッケージを金型から離型することを目的として形成される。
ここで、予備ピン４１は、マークを施す位置によって決まるイジェクタピン２１、および、第１の実施の形態と同様の理由から、ボンディングワイヤ１３の直上となる位置から離れた位置、特に金型上部６０ａの中央付近に形成される。
次に、この実施の形態における第４工程では、被樹脂封止構造体１０を、第３工程までで形成された金型により樹脂封止する（図９参照）。
この第４工程によって、型取り用梨地２２と、型取り用鏡面７１とが樹脂５１に転写される。ここで、イジェクタピン２１は、型取り用梨地２２に画成された、任意のマークの形の型取り用鏡面７１を有する先端面が、型取り用梨地２２を有する金型上部６０ａのキャビティ上面６０ａａと同一面になるように固定されている。従って、樹脂封止後の半導体パッケージ表面には、同一平面に、梨地で画成された、任意のマークの形の鏡面が形成される。
また、第４工程における樹脂封止の後、できあがった半導体パッケージは、金型上部２０ａに形成された予備ピン４１を用いて、金型から離型される。
図１２は、第２の実施の形態により形成された、半導体パッケージの任意のマークの捺印部分を拡大した平面図、および断面図である。また、図１３は従来の技術である、レーザーにより形成された任意のマークの捺印を有する、半導体パッケージの任意のマークの捺印部分を拡大した平面図、および断面図である。第２の実施の形態により形成された半導体パッケージは、梨地１０２、および梨地１０２で画成された任意のマークの形の鏡面１２１が同一平面に形成される。これに対し、従来の方法により形成された半導体パッケージは、任意のマークの形の捺印１３１が凹状に削られて形成される。従って、第２の実施の形態により形成された半導体パッケージは、従来の方法により形成された半導体パッケージに比べ、任意のマークの捺印部分において、パッケージ内の被樹脂封止構造体とパッケージ表面との間隔Ｗ（Ｗ３＞Ｗ４）を大きく確保できる。このため、薄型／小型の半導体パッケージの場合でも、被樹脂封止構造体が、パッケージ表面から露出する恐れや、外部から圧力が加えられたときに、捺印部分から樹脂が割れてしまう恐れが減少する。
また、従来、半導体パッケージの表面に施される任意のマークの捺印の形成は、樹脂封止、および半導体パッケージの金型からの離型後に行われている。これに対し、この発明の第２の実施の形態における半導体パッケージの形成方法は、第４工程において、被樹脂封止構造体を樹脂封止するときに、同時に任意のマークの捺印が形成される。従って、樹脂封止、および半導体パッケージの金型からの離型後における、任意のマークの捺印を施す工程を削除できる。これにより、第２の実施の形態における半導体パッケージの形成方法は、従来に比べ、パッケージを量産する場合において、生産性を向上させ、コストを削減する効果を有する。
また、鏡面は梨地に比べて劣化しやすいため、金型を繰り返し使用すると、鏡面部分だけが先に劣化するという第３の課題についても、第１の実施の形態において用いた金型と同様に、イジェクタピンに鏡面部分が形成されるため、鏡面部分が劣化したときは、イジェクタピンを交換するのみで、再び同じ金型を使用することができる。従って、金型を繰り返し使用する場合でも、安価に半導体パッケージを量産することができる。
第１の実施の形態および第２の実施の形態において、金型に形成された予備ピンは、ボンディングワイヤの直上となる位置から離れた位置に形成される。このため、樹脂封止時に予備ピンによって、ボンディングワイヤが露出する恐れがなくなる。
第１の実施の形態の第１工程、および第２の実施の形態の第１工程で用意する被樹脂封止構造体の断面図である。 第１の実施の形態の第１工程で用意する金型の断面図である。 第１の実施の形態の第２工程における金型の断面である。 第１の実施の形態における、予備ピンが挿入された金型の断面図である。 第１の実施の形態の第３工程における、樹脂封止時の被樹脂封止構造体および金型の断面図である。 第２の実施の形態の第２工程における金型の断面図である。 第２の実施の形態の第３工程における金型の断面図である。 第２の実施の形態における、予備ピンが挿入された金型の断面図である。 第２の実施の形態の第４工程における、樹脂封止時の被樹脂封止構造体および金型の断面図である。 （Ａ）は、第１の実施の形態により形成された、半導体パッケージの１ピンの位置表示部分を拡大した平面図、（Ｂ）は（Ａ）のＩ−Ｉ断面図である。 （Ａ）は、従来の技術である、イジェクタピン跡を利用した１ピンの位置表示部分を有する、半導体パッケージの１ピンの位置表示部分を拡大した平面図、（Ｂ）は（Ａ）のII−II断面図である。 （Ａ）、第２の実施の形態により形成された、半導体パッケージの任意のマークの捺印部分を拡大した平面図、（Ｂ）は（Ａ）のIII−III断面図である。 （Ａ）は、従来の技術である、レーザーにより形成された任意のマークの捺印を有する、半導体パッケージの任意のマークの捺印部分を拡大した平面図、（Ｂ）は（Ａ）のIV−IV断面図である。 第２の実施の形態の第１工程で用意するイジェクタピンの断面図である。
符号の説明
１０：被樹脂封止構造体
１１：ＩＣチップ
１２：リード
１２ａ：ＩＣチップ搭載部
１２ｂ：リード部
１３：ボンディングワイヤ
１４：接着剤
２０、６０：金型
２０ａ、６０ａ：金型上部
２０ｂ、６０ｂ：金型下部
２０ａａ、６０ａａ：キャビティ上面
２０ａｂ、６０ａｂ：金型上部の内側壁面
２０ｂａ、６０ｂａ：金型下部の内側平坦面
２０ｂｂ、６０ｂｂ：金型下部の内側壁面
２１：イジェクタピン
２１ａ：つば部
２１ｂ：芯部
２２：型取り用梨地
２３、７１：型取り用鏡面
２４：キャビティ
２５：イジェクタピンを挿入する貫通孔
３１：プレート
４１：予備ピン
４２：予備ピンを挿入する貫通孔
５１：樹脂
１０１：１ピンの位置を表示するための鏡面
１０２：梨地
１１１：１ピンの位置表示部分
１２１：任意のマークの形の鏡面
１３１：任意のマークの形の捺印

Claims (14)

  1. ICチップと、リードと、該ICチップおよび該リードを結線するボンディングワイヤとを有する被樹脂封止構造体と、
    型取り用梨地が形成されたキャビティ上面を有する金型であって、該金型に挿入されて型取り用鏡面である先端面が、前記キャビティに露出するイジェクタピンを有する金型と
    を用意する第１工程と、
    前記先端面を、前記型取り用梨地の山と谷との間に位置させて、前記イジェクタピンを前記金型に固定する第２工程と、
    前記被樹脂封止構造体を、前記金型の前記キャビティに収めて樹脂封止する第３工程と
    を有することを特徴とする半導体パッケージの形成方法。
  2. 前記イジェクタピンが、前記ボンディングワイヤの直上となる位置に存在することを特徴とする請求項１に記載の半導体パッケージの形成方法。
  3. 前記キャビティ内に、前記金型を貫通して突出可能な予備ピンを設け、該予備ピンを用いて、前記半導体パッケージを前記金型から離型させることを特徴とする請求項１または２に記載の半導体パッケージの形成方法。
  4. ICチップと、リードと、該ICチップおよび該リードを結線するボンディングワイヤとを有する被樹脂封止構造体と、
    先端面に型取り用梨地によって画成された、任意のマークの形の型取り用鏡面を有するイジェクタピンと
    を用意する第１工程と、
    キャビティ上面および前記イジェクタピンの先端面を同一面位置として、該イジェクタピンを金型に挿入させて固定する第２工程と、
    前記キャビティ上面に型取り用梨地を形成する第３工程と、
    前記被樹脂封止構造体を、前記金型のキャビティに収めて樹脂封止する第４工程と
    を有することを特徴とする半導体パッケージの形成方法。
  5. 前記イジェクタピンが、前記ボンディングワイヤの直上となる位置に存在することを特徴とする請求項４に記載の半導体パッケージの形成方法。
  6. 前記キャビティ内に、前記金型を貫通して突出可能な予備ピンを設け、該予備ピンを用いて、前記半導体パッケージを前記金型から離型させることを特徴とする請求項４または５に記載の半導体パッケージの形成方法。
  7. 型取り用梨地が形成されたキャビティ上面を有する金型であって、
    型取り用鏡面である先端面が、前記型取り用梨地の山と谷との間の位置に固定され、前記キャビティに露出するように前記金型に挿入されたイジェクタピンを備えることを特徴とする半導体パッケージを形成するための金型。
  8. 前記イジェクタピンが、ボンディングワイヤの直上となる位置に存在することを特徴とする請求項７に記載の半導体パッケージを形成するための金型。
  9. 前記キャビティ内に、前記金型を貫通して突出可能な予備ピンを備えることを特徴とする請求項７または８に記載の半導体パッケージを形成するための金型。
  10. 前記予備ピンを、前記ボンディングワイヤの直上から離れた位置に設けることを特徴とする請求項９に記載の半導体パッケージを形成するための金型。
  11. キャビティとイジェクタピンを有する金型であって、
    前記イジェクタピンの先端面に、前記キャビティ上面および前記先端面にわたって形成された型取り用梨地によって画成された、任意のマークの型取り用鏡面を備えることを特徴とする、半導体パッケージを形成するための金型。
  12. 前記イジェクタピンが、ボンディングワイヤの直上となる位置に存在することを特徴とする請求項１１に記載の半導体パッケージを形成するための金型。
  13. 前記キャビティ内に、前記金型を貫通して突出可能な予備ピンを備えることを特徴とする請求項１１または１２に記載の半導体パッケージを形成するための金型。
  14. 前記予備ピンを、前記ボンディングワイヤの直上から離れた位置に設けることを特徴とする請求項１３に記載の半導体パッケージを形成するための金型。
JP2005263516A 2005-09-12 2005-09-12 半導体パッケージの形成方法及び半導体パッケージを形成するための金型 Pending JP2007080923A (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP2005263516A JP2007080923A (ja) 2005-09-12 2005-09-12 半導体パッケージの形成方法及び半導体パッケージを形成するための金型
US11/505,920 US7407832B2 (en) 2005-09-12 2006-08-18 Method for manufacturing semiconductor package
KR1020060083545A KR20070030123A (ko) 2005-09-12 2006-08-31 반도체 패키지의 형성방법 및 반도체 패키지를 형성하기위한 금형
CNB2006101288539A CN100550330C (zh) 2005-09-12 2006-08-31 半导体封装的形成方法以及用于形成半导体封装的金属模具
US12/170,803 US20090011061A1 (en) 2005-09-12 2008-07-10 Method for manufacturing semiconductor package

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2005263516A JP2007080923A (ja) 2005-09-12 2005-09-12 半導体パッケージの形成方法及び半導体パッケージを形成するための金型

Publications (1)

Publication Number Publication Date
JP2007080923A true JP2007080923A (ja) 2007-03-29

Family

ID=37855709

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2005263516A Pending JP2007080923A (ja) 2005-09-12 2005-09-12 半導体パッケージの形成方法及び半導体パッケージを形成するための金型

Country Status (4)

Country Link
US (2) US7407832B2 (ja)
JP (1) JP2007080923A (ja)
KR (1) KR20070030123A (ja)
CN (1) CN100550330C (ja)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101958119B (zh) * 2009-07-16 2012-02-29 中兴通讯股份有限公司 一种改进的离散余弦变换域音频丢帧补偿器和补偿方法
DE102014117353A1 (de) 2014-11-26 2016-06-02 Infineon Technologies Ag Auswerferstift und Verfahren zum Herstellen desselben
CN113865628A (zh) * 2021-08-25 2021-12-31 浙江工业大学 一种传感器的封装装置及其方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0612909Y2 (ja) * 1989-10-18 1994-04-06 富士写真フイルム株式会社 射出成形用金型
DE9406940U1 (de) * 1994-04-26 1994-07-14 Dme Normalien Gmbh Werkzeug zum Formen oder Spritzen plastischer Massen und Formzubehör, insbesondere Auswerfeinrichtung oder Kernstifteinrichtung für ein derartiges Werkzeug
JP3339602B2 (ja) * 1994-06-03 2002-10-28 ローム株式会社 パワー用半導体装置の製造方法
US5817208A (en) * 1995-08-04 1998-10-06 Matsushita Electronics Corporation Resin sealing die, resin-sealed-type semiconductor device and method of manufacturing the device
SG50009A1 (en) * 1996-03-14 1998-06-15 Towa Corp Method of sealing electronic component with molded resin
FR2751263B1 (fr) * 1996-07-16 1998-08-21 Picco Bernard Dispositif de marquage pour moule
US6149420A (en) * 1997-02-20 2000-11-21 Samsung Electronics Co., Ltd. Mold with indicia forming changeable core
JPH1187565A (ja) 1997-09-04 1999-03-30 Nec Corp 半導体装置
JP3540185B2 (ja) * 1999-02-05 2004-07-07 株式会社三井ハイテック 樹脂封止用金型
JP3644859B2 (ja) 1999-12-02 2005-05-11 沖電気工業株式会社 半導体装置
JP3349133B2 (ja) * 2000-04-07 2002-11-20 エヌイーシートーキン株式会社 チップ型コンデンサ及びその製造方法並びにモールド金型
KR100566496B1 (ko) * 2001-12-07 2006-03-31 야마하 가부시키가이샤 반도체 장치 제조 장치

Also Published As

Publication number Publication date
US20070059860A1 (en) 2007-03-15
CN1933118A (zh) 2007-03-21
CN100550330C (zh) 2009-10-14
US7407832B2 (en) 2008-08-05
KR20070030123A (ko) 2007-03-15
US20090011061A1 (en) 2009-01-08

Similar Documents

Publication Publication Date Title
JP5195647B2 (ja) リードフレームの製造方法及び半導体装置の製造方法
JP4522049B2 (ja) 半導体装置
TW200305261A (en) Lead frame manufacturing method
JP2007080923A (ja) 半導体パッケージの形成方法及び半導体パッケージを形成するための金型
US8193041B2 (en) Semiconductor device and manufacturing method of the same
JP4334364B2 (ja) 半導体装置及び半導体装置の製造方法
EP0999587A3 (en) Production of semiconductor device
JP6357684B2 (ja) リードフレーム、光半導体装置用樹脂付きリードフレーム及びこれらの製造方法、並びに光半導体装置
JP2010073830A (ja) リードフレーム及びリードフレームの製造方法
JP2003197663A (ja) 半導体装置及びその製造方法、回路基板並びに電子機器
JP2002110716A (ja) 半導体装置の製造方法
JP6599575B1 (ja) Ｌｅｄ用リードフレーム
TWI740100B (zh) 引線框架、附樹脂之引線框架、附樹脂之引線框架的製造方法及半導體裝置的製造方法
JP2003133262A (ja) 半導体パッケージの製造方法
JP4379035B2 (ja) リードフレームの製造方法
JPH08195462A (ja) 樹脂封止型半導体装置用リードフレームおよび樹脂封止型半導体装置の製造方法
JP3005552B1 (ja) ワークの樹脂封止方法
JPS61269338A (ja) 樹脂封止半導体装置およびその製造に用いるモ−ルド型
JPH0621127A (ja) 樹脂モールドｉｃ用封入金型
JP2582683B2 (ja) リードフレーム
JP2004165567A (ja) プリモールドパッケージ用リードフレーム及びその製造方法並びにプリモールドパッケージ及びその製造方法
JPH10150135A (ja) リードフレーム及び樹脂成形方法並びにその装置
JP2008130660A (ja) 半導体装置の製造方法
CN115763262A (zh) 封装导线架的制作方法
JPH08167685A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20080305

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20081203

RD03 Notification of appointment of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7423

Effective date: 20090210

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20091106

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20091110

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20100309